CN109977051A - 一种基于gpio扩展总线通道数量的方法和系统 - Google Patents

Abstract

本申请公开了一种基于GPIO扩展总线通道数量的方法和系统，该方法包括：利用主器件的GPIO模拟出多个总线通道，任一总线通道中包括SCL信号和SDA信号；使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号。本申请中的系统包括：一个主器件、多个从器件、多个总线通道以及多个上拉电阻，主器件中设置有多个GPIO，主器件通过任一总线通道连接一个或多个从器件，任一总线通道中包括SCL信号和SDA信号，且多个总线通道中的SCL信号相同，每个上拉电阻与一个SCL信号或一个SDA信号相匹配。通过本申请，能够提高数据操作的稳定性和可靠性，简化主器件对从器件的访问程序，有利于提高数据传输效率。

Description

一种基于GPIO扩展总线通道数量的方法和系统

技术领域

本申请涉及服务器系统设计技术领域，特别是涉及一种基于GPIO(GeneralPurpose Input Output，通用输入/输出)扩展总线通道数量的方法和系统。

背景技术

I2C(Inter－Integrated Circuit，一种总线，用于连接微控制器及其外围设备)总线的发展不仅仅局限于总线传输速率方面，还体现在通道数量的扩展上。随着I2C总线技术的发展，越来越多的I2C器件应用于各种电子产品中，因此，在服务器系统设计中，如何扩展I2C通道是个重要的技术问题。

目前业内比较通用的一种扩展I2C通道的方法，是采用I2C总线规范中提供的标准使用方法，即：将多个器件同时挂在同一条I2C通道下。也就是采用CPU作为I2C主器件，使用GPIO模拟I2C总线时，将多个I2C从器件挂在同一个I2C通道上，PCB(Printed CircuitBoard，印制电路板)布线时采用菊花链拓扑结构，从而实现I2C通道的扩展。

然而，目前扩展I2C通道的方法中，由于将多个从器件同时挂接在同一个I2C通道上，需要确保每个I2C从器件地址不同，才能避免访问冲突，因此，需要对各I2C从器件的地址进行管理，I2C主机需要根据实际的器件地址进行器件切换，导致I2C主器件对从器件的访问程序较复杂，使得I2C主器件对从器件的访问效率较低。另外，由于多个从器件挂接在同一个I2C通道上，当I2C主机访问其中一个从器件时，其他从器件会影响总线的读写时序，从而降低系统的可靠性。PCB布线时采用菊花链拓扑，导致增加了整体的走线长度，不利于系统资源的节省。

发明内容

本申请提供了一种基于GPIO扩展总线通道数量的方法和系统，以解决现有技术扩展I2C总线的方法中系统可靠性较低以及I2C主器件对从器件的访问效率较低的问题。

为了解决上述技术问题，本申请实施例公开了如下技术方案：

一种基于GPIO扩展总线通道数量的方法，所述方法包括：

利用主器件的GPIO模拟出多个总线通道，任一所述总线通道中包括SCL(SerialClock，串行时钟线)信号和SDA(Serial Data，串行数据线)信号，所述总线通道包括I2C通道或SMBus通道；

使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号。

可选地，当所述主器件有N个GPIO时，利用所述主器件的GPIO模拟出的总线通道数量为N-1个。

可选地，所述使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号的方法，具体为：

将所述主器件的任一GPIO模拟为SCL信号，将所述任一GPIO以外的其他GPIO均模拟为SDA信号。

可选地，所述任一GPIO所模拟的SCL信号频率与所述任一GPIO所使用的总线工作模式相匹配。

可选地，所述主器件包括CPU、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)或FPGA(Field-Programmable Gate Array，现场可编程门阵列)。

一种基于GPIO扩展总线通道数量的系统，所述系统包括：一个主器件、多个从器件、多个总线通道以及多个上拉电阻，所述主器件中设置有多个GPIO，所述主器件通过任一所述总线通道连接一个或多个从器件，任一所述总线通道中包括SCL信号和SDA信号，且多个所述总线通道中的SCL信号相同，每个所述上拉电阻与一个SCL信号或一个SDA信号相匹配。

可选地，所述总线通道包括I2C通道或SMBus通道。

可选地，所述主器件包括CPU、CPLD或FPGA。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请提供一种基于GPIO扩展总线通道数量的方法，该方法首先利用主器件的GPIO模拟出多个总线通道，任一总线通道中包括SCL信号和SDA信号；然后使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号。由于所有从器件共用一个SCL信号，而每个从器件采用独立的SDA信号，也就是所有总线通道中的SCL信号相同的，SDA信号不同，因此，每个从器件使用独立的总线通道，能够保证主器件对各从器件进行读写操作时，各从器件之间互不影响，有利于提高数据传输的可靠性和稳定性。由于每个从器件采用独立的总线通道，因此，所有从器件可以采用相同的器件地址，而不会发生访问冲突，能够避免各I2C从器件地址管理工作，有利于简化主器件对从器件的访问程序，提高访问效率和数据传输效率。另外，由于本方案每个从器件对应相应的总线通道，主器件对从器件进行访问时，不需要进行通道选取以及开关闭合，能够避免读写操作延时，有利于简化流程、提高数据读写和数据访问效率。

本申请还提供一种基于GPIO扩展总线通道数量的系统，该系统包括主器件、多个从器件、多个总线通道以及多个上拉电阻。且主器件中设置有多个GPIO用于扩展总线通道，主器件通过任意一个总线通道连接一个或多个从器件，多个总线通道采用同一个SCL信号，且任一上拉电阻与一个SCL信号或一个SDA信号相匹配。由于多个总线通道采用相同的SCL信号，该SCL信号是由主器件发出，同时主器件通过总线通道向从器件发送不同的SDA信号，因此，所有从器件可以使用相同的SCL信号对自身所收到的SDA信号进行采样，每个从器件具有独立的总线通道。每个从器件采用相同的SCL信号和独立的SDA信号，从而保证主器件对各从器件进行读写操作时，各从器件之间互不影响，有利于提高系统的可靠性。由于每个从器件采用独立的总线通道，因此，所有从器件可以采用相同的器件地址，而不会发生访问冲突，能够避免各I2C从器件地址管理工作，有利于简化主器件对从器件的访问程序，提高访问效率和数据传输效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例所提供的一种基于GPIO扩展总线通道数量的方法的流程示意图；

图2为本实施例中I2C主器件发送SCL信号的示意图；

图3为本申请实施例所提供的一种基于GPIO扩展总线通道数量的系统的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。

实施例一

参见图1，图1为本申请实施例所提供的一种基于GPIO扩展总线通道数量的方法，该方法主要包括如下过程：

S1：利用主器件的GPIO模拟出多个总线通道，任一总线通道中包括SCL信号和SDA信号。

本实施例中总线通道包括I2C通道或SMBus通道。以总线通道采用I2C通道为例，步骤S1的方法为：利用I2C主器件的GPIO模拟出多个I2C通道，且任一I2C通道中包括SCL信号和SDA信号。

由于本实施例中的方法对于I2C总线与SMBus总线通用，因此，实施本申请中的方法时，大多情况下I2C总线与SMBus总线可以不做区分。两者主要的区别在于总线频率不同，SMBus最大总线频率低于I2C高速模式的总线频率，能够作为I2C主器件的，也可以作为SMBus主器件。后续本实施例中均以总线通道采用I2C通道为例进行阐述。

本实施例中I2C主器件中设置有多个GPIO，利用I2C主器件的GPIO可模拟出多个I2C通道。当I2C主器件有N个GPIO时，利用I2C主器件的N个GPIO可模拟出N-1个I2C通道。N-1个I2C通道均为标准的独立I2C通道，每个I2C通道可连接一个或多个I2C从器件，单个I2C通道所能够连接的从器件数量由单条I2C总线负载规则来决定，即：单条I2C通道所允许连接的所有从器件最大负载电容≤400pf。

进一步地，如果I2C主器件与I2C从器件采用点对点的连接方式，则I2C主器件有N个GPIO时，该I2C主器件可连接的I2C从器件数量为N-1个。

如果每个通道上有多个从器件，PCB布线时可以采用菊花链拓扑；每个通道上只有一个从器件时，可以不采用菊花链拓扑。

S2：使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号。

还是以总线通道采用I2C通道为例，步骤S2的方法为：使所有与I2C主器件连接的I2C从器件共用一个SCL信号，且每个I2C从器件采用独立的SDA信号。

具体地，步骤S2可采用如下的方法：

将主器件的任一GPIO模拟为SCL信号，将任一GPIO以外的其他GPIO均模拟为SDA信号。本实施例中采用GPIO模拟I2C总线时序的方式，采用现有技术中的GPIO模拟I2C的方法，在此不再详细阐述。

本实施例中，任一GPIO所模拟的SCL信号频率与任一GPIO所使用的总线工作模式相匹配。即：GPIO所模拟的SCL信号频率需要满足当前所使用的I2C总线工作模式。具体地，当I2C总线工作模式为标准模式时，GPIO所模拟的SCL信号频率≤100KHz；当I2C总线工作模式为快速模式时，GPIO所模拟的SCL信号频率≤400KHz。

将任一GPIO以外的其他GPIO模拟为SDA信号时，通常只需要GPIO的上升时间和下将时间满足I2C规范的要求即可。

本实施例中由于I2C通道中的SCL信号是相同的，且该SCL信号是由I2C主器件发出的，每次发出的SCL信号均有9个连续的方波组成，因此，所有I2C从器件可以采用相同的SCL信号对自身所收到的SDA信号进行准确地采样。本实施例中I2C主器件发送SCL信号的示意图如图2所示。由图2可知，I2C主器件每次发出的SCL信号由包括ACK应答位在内的9个方波，即9个高脉冲组成。主器件在向从器件寻址、发送数据、接收数据时，都是按照I2C总线协议规范的固定数据格式来完成。即：寻址时，发送7个地址位脉冲、1个读写标志位脉冲和1个ACK应答；收发数据时，发送8个数据位脉冲和1个ACK应答。

由以上步骤S1和S2可知，由于总线通道中的SCL时钟信号是相同的，所有从器件共用一个SCL信号，而每个从器件采用独立的SDA信号，使得每个从器件能够使用独立的总线通道，从而保证主器件对各从器件进行读写操作时，各从器件之间互不影响，有利于提高系统的可靠性。而且，由于每个从器件能够使用独立的总线通道，所有总线通道中的SCL信号相同的，SDA信号不同，因此，所有从器件可以采用相同的器件地址，而不会发生访问冲突，能够避免各从器件地址管理工作，有利于简化主器件对从器件的访问程序，提高访问效率和数据传输效率。

另外，由于本方案每个从器件对应相应的总线通道，主器件对从器件进行访问时，不需要进行通道选取以及开关闭合，能够避免读写操作延时，有利于简化流程、提高数据读写和数据访问效率。

本实施例扩展N个通道时，仅需要主器件的N+1个GPIO，有利于最大限度地减少对主器件GPIO的消耗，从而降低PCB走线长度以及设计难度。

通常，在各种PC机、交换机、服务器等通信类设备中I2C主器件包括：CPU、CPLD或FPGA。

实施例二

在图1和图2所示实施例的基础之上参见图3，图3为本申请实施例所提供的一种基于GPIO扩展总线通道数量的系统的结构示意图。由图3可知，本实施例中基于GPIO扩展总线通道数量的系统包括：一个主器件、多个从器件、多个总线通道以及多个上拉电阻。其中，主器件中设置有多个GPIO，主器件通过任一总线通道连接一个或者多个从器件。任一总线通道中包括SCL信号和SDA信号，且多个总线通道中的SCL信号相同，SDA信号均不同。每个上拉电阻与一个SCL信号或一个SDA信号相匹配，具体地，每一个总线通道中的SDA信号均与一个上拉电阻，由于所有总线通道共用一个SCL信号连接，共用的一个SCL信号与一个上拉电阻连接即可，因此，采用本实施例的结构，能够将所增加的上拉电阻数量控制在最少的范围内。

本实施例中SDA信号线外部上拉电阻的设置，能够通过调整上拉电阻的阻值，灵活优化主器件上GPIO的上升时间和下降时间。

本实施例中，由于多个总线通道共用一条SCL信号，但每个总线通道中的SDA信号不同，因此，每个从器件可以拥有独立的总线通道，当主器件对各从器件进行读写操作时，能够确保各从器件之间互不影响，有利于提高系统的可靠性和信号的稳定性。另外，由于每个从器件采用独立的总线通道，因此，所有从器件可以采用相同的器件地址，能够避免各I2C从器件地址管理工作，有利于简化主器件对从器件的访问程序，提高访问效率和数据传输效率。

另外，采用点对点连接方式时，当主器件有N个GPIO时，利用主器件的GPIO模拟出的总线通道数量为N-1个。本实施例在实现每个从器件独自占用一条总线通道的同时，又能够尽量减少主器件上GPIO资源的消耗，有利于节省主器件上的资源占用。

本实施例中主器件通过GPIO、总线通道直接与从器件连接，主器件对从器件可直接进行读写时操作，避免主器件对从器件访问的延时，有利于提高主器件与从器件之间的数据传输效率和数据访问效率。

本实施例中的总线通道包括I2C通道或SMBus通道。由于本实施例中的结构对于I2C总线与SMBus总线通用，两者主要的区别在于总线频率不同，SMBus最大总线频率低于I2C高速模式的总线频率，能够作为I2C主器件的，也可以作为SMBus主器件。同样，适用于I2C通道的结构也适用于SMBus通道。

进一步地，本实施例中的主器件包括CPU、CPLD或FPGA。

该实施例中未详细描述的部分，可以参见图1和图2所示的实施例一，两个实施例之间可以互相参照，在此不再赘述。

以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种基于GPIO扩展总线通道数量的方法，其特征在于，所述方法包括：

利用主器件的GPIO模拟出多个总线通道，任一所述总线通道中包括SCL信号和SDA信号，所述总线通道包括I2C通道或SMBus通道；

使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号。

2.根据权利要求1所述的一种基于GPIO扩展总线通道数量的方法，其特征在于，当所述主器件有N个GPIO时，利用所述主器件的GPIO模拟出的总线通道数量为N-1个。

3.根据权利要求1所述的一种基于GPIO扩展总线通道数量的方法，其特征在于，所述使所有与主器件连接的从器件共用一个SCL信号，且每个从器件采用独立的SDA信号的方法，具体为：

将所述主器件的任一GPIO模拟为SCL信号，将所述任一GPIO以外的其他GPIO均模拟为SDA信号。

4.根据权利要求3所述的一种基于GPIO扩展总线通道数量的方法，其特征在于，所述任一GPIO所模拟的SCL信号频率与所述任一GPIO所使用的总线工作模式相匹配。

5.根据权利要求1-4中任一所述的一种基于GPIO扩展总线通道数量的方法，其特征在于，所述主器件包括CPU、CPLD或FPGA。

6.一种基于GPIO扩展总线通道数量的系统，其特征在于，所述系统包括：一个主器件、多个从器件、多个总线通道以及多个上拉电阻，所述主器件中设置有多个GPIO，所述主器件通过任一所述总线通道连接一个或多个从器件，任一所述总线通道中包括SCL信号和SDA信号，且多个所述总线通道中的SCL信号相同，每个所述上拉电阻与一个SCL信号或一个SDA信号相匹配。

7.根据权利要求6所述的一种基于GPIO扩展总线通道数量的系统，其特征在于，所述总线通道包括I2C通道或SMBus通道。

8.根据权利要求6或7所述的一种基于GPIO扩展总线通道数量的系统，其特征在于，所述主器件包括CPU、CPLD或FPGA。