CN201374060Y - 一种iic总线扩展系统结构 - Google Patents
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Abstract
本实用新型公开了一种IIC总线扩展系统结构，包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与受控设备间连接有时钟控制器，所述时钟控制器可以为CPLD芯片或者FPGA逻辑器件。更好的是，所述CPU上设有IIC总线，所述IIC总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本实用新型减少了CPU的GPIO使用，由于不需要花CPU的时钟去模拟IIC的时钟，能大大降低系统开销，提高效率。
Description
技术领域
本实用新型涉及电子技术领域，尤其涉及一种IIC(Inter-Integrated Circuit，即I2C)总线扩展系统结构。
背景技术
在进行产品设计时，我们常常会用到IIC总线，IIC总线是CPU(CentralProcess Unit，中央处理单元)与外围设备的一个常用总线接口，常用于CPU与慢速设备进行数据交互和一些快速设备的带外配置等。
通常具备IIC接口的设备芯片，会有几个地址脚如A0和A1，在进行电路设计时，通过将A0、A1接高电平或低电平来实现DEVICE ID(设备ID)的确定，这样就可以在IIC总线上挂接多个同一厂家的IIC的接口设备。但有时候在一个产品中可能需要挂接很多个这样的设备，而A0，A1两个地址线最多允许在IIC总线上挂接4个同一个厂家的设备，如果超过四个，IIC总线上就无法进行设备身份的唯一识别，这时候设计人员的一般做法是通过CPU的GPIO(General Purpose Input Output，通用输入输出)脚来模拟IIC控制器，当用GPIO模拟时(IIC接口芯片假定是有A0、A1两个脚)要挂接16个设备需要两个驱动来实现，一个是用IIC接口，最多只能挂接4个设备，其余用GPIO，则需要8×2＝16个GPIO接口。这样会带来驱动开发人员的工作量加大(需要去模拟IIC总线控制器)和更多CPU的GPIO脚的使用(有时CPU无法提供这么多GPIO脚)；当CPU在模拟IIC接口时可能被高优先级的中断事件打断而无法实现一个IIC完整时序的模拟，从而带来系统的不稳定性。
综上可知，所述现有技术的IIC总线扩展系统结构，在实际使用上显然存在不便与缺陷，所以有必要加以改进。
实用新型内容
针对上述的缺陷，本实用新型的目的在于提供一种IIC总线扩展系统结构，其能够减少GPIO的使用，同时降低了系统开销，提高了效率。
为了实现上述目的，本实用新型提供一种IIC总线扩展系统结构，包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与所述受控设备之间连接有时钟控制器。
根据本实用新型的IIC总线扩展系统结构，所述CPU上设有IIC总线，所述IIC总线包括数据线和同步时钟线。
根据本实用新型的IIC总线扩展系统结构，所述CPU上设有与所述时钟控制器相连接的GPIO脚。
根据本实用新型的IIC总线扩展系统结构，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。
根据本实用新型的IIC总线扩展系统结构，所述多个受控设备包括若干设备组，每一个所述时钟输出与一个所述设备组连接。
根据本实用新型的IIC总线扩展系统结构，所述多个受控设备具有相同的设备ID。
根据本实用新型的IIC总线扩展系统结构，所述数据线与所述受控设备连接。
根据本实用新型的IIC总线扩展系统结构，所述CPU还包括一个IIC驱动单元。
根据本实用新型的IIC总线扩展系统结构，所述时钟控制器为CPLD芯片或者FPGA逻辑器件。
本实用新型IIC总线扩展系统结构包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与受控设备间连接有时钟控制器，所述时钟控制器可以为CPLD芯片或者FPGA逻辑器件。所述CPU上设有IIC总线，所述IIC总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本实用新型减少了CPU的GPIO使用，由于不需要花CPU的时钟去模拟IIC的时钟，能大大降低系统开销，提高效率。优选的，应用了CPU的IIC控制器，IIC的时钟电路完全由IIC硬件控制器完成，不需要耗CPU的时序，IIC控制器和CPU是并行的，无需CPU干预，从而提高可靠性。
附图说明
图1是本实用新型一种IIC总线扩展系统结构的结构示意图；
图2是本实用新型的一个实施例的电路结构图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
图1示出了本实用新型一种IIC总线扩展系统结构的结构图，包括CPU10，以及和CPU 10连接的多个受控设备，包括受控设备1-n、受控设备2-n、受控设备3-n和受控设备n-n(n为大于等于1，小于等于4的自然数)，如图1所示，多个受控设备包括受控设备30、31、32……3N，在CPU 10与所述受控设备间连接有时钟控制器11。
CPU 10上设有IIC总线，所述IIC总线包括数据线(SDL)和同步时钟线(SCL)。数据线(SDL)分别与受控设备1-n、受控设备2-n、受控设备3-n和受控设备n-n等多个受控设备连接，同步时钟线(SCL)与时钟控制器11连接。时钟控制器11包括时钟输入和多个时钟输出，时钟输入与CPU 10的同步时钟线(SCL)连接，时钟输出与受控设备1-n、受控设备2-n、受控设备3-n和受控设备n-n等多个受控设备连接。优选的，时钟控制器11为CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)芯片或FPGA(Field-Programmable Gate Array，现场可编程门阵列)逻辑器件。
受控设备1-n、受控设备2-n、受控设备3-n和受控设备n-n等多个受控设备分别与CPU 10和时钟控制器11连接。由于CPU 10的IIC总线上连接的芯片只能为同一型号，芯片厂家在生产芯片时给芯片的一个身份证号码，即设备ID号，所以多个受控设备必须具有相同的设备ID。
本实用新型IIC总线扩展系统结构还包括一个IIC驱动单元，该IIC驱动单元包括了驱动程序，用于对整个IIC总线扩展系统结构进行驱动控制。
通过对IIC总线时钟的控制，来实现对总线上具有相同设备ID的受控设备的分别控制，与传统的GPIO模拟IIC接口相比，可以减少CPU 10的GPIO使用，能大大减少驱动程序的开发工作量，能实现用一个驱动程序对多个芯片的控制，由于不需要花CPU 10的时钟去模拟IIC的时钟，能大大降低系统开销，提高效率。
图2示出了本实用新型的一个实施例的电路结构，包括CPU 10，以及假定只有A0、A1地址的16个受控设备，CPU 10与受控设备间连接有用作时钟控制器11的CPLD芯片21，也可以采用FPGA逻辑器件作为时钟控制器11。
CPU 10上设有与时钟控制器11相连接的GPIO脚(GPIO1与GPIO2)，CPU 10的数据线(SDL)分别与每个受控设备连接，同步时钟线(SCL)与CPLD芯片21连接，作为CPLD芯片21的时钟输入。
从图2中可以看出，16个受控设备包括四个设备组，DEVICE0-0、DEVICE0-1、DEVICE0-2和DEVICE0-3为一个设备组；DEVICE1-0、DEVICE1-1、DEVICE1-2和DEVICE1-3为一个设备组；DEVICE2-0、DEVICE2-1、DEVICE2-2和DEVICE2-3为一个设备组；DEVICE3-0、DEVICE3-1、DEVICE3-2和DEVICE3-3为一个设备组。所有的受控设备具有相同的设备ID。
CPLD芯片21包括四个时钟输出SCL0、SCL1、SCL2和SCL3。每一个时钟输出分别与一个设备组连接，SCL0与DEVICE0-0、DEVICE0-1、DEVICE0-2以及DEVICE0-3连接；SCL1与DEVICE1-0、DEVICE1-1、DEVICE1-2以及DEVICE1-3连接；SCL2与DEVICE2-0、DEVICE2-1、DEVICE2-2以及DEVICE2-3连接；SCL3与DEVICE3-0、DEVICE3-1、DEVICE3-2以及DEVICE3-3连接。
当GPIO2GPIO1＝00时SCL0＝SCL其他SCL1、SCL2和SCL3为高阻态，IIC总线上只有受控设备DEVICE0-0、DEVICE0-1、DEVICE0-2和DEVICE0-3可以响应IIC总线指令，其他受控设备由于没有时钟SCL无法响应IIC控制器发出的命令。
当GPIO2GPIO1＝01时SCL1＝SCL其他SCL0、SCL2和SCL3为高阻态，IIC总线上只有受控设备DEVICE1-0、DEVICE1-1、DEVICE1-2和DEVICE1-3可以响应IIC总线指令，其他受控设备由于没有时钟SCL无法响应IIC控制器发出的命令。
当GPIO2GPIO1＝10时SCL2＝SCL其他SCL0、SCL1和SCL3为高阻态，IIC总线上只有受控设备DEVICE2-0、DEVICE2-1、DEVICE2-2和DEVICE2-3可以响应IIC总线指令，其他受控设备由于没有时钟SCL无法响应IIC控制器发出的命令。
当GPIO2GPIO1＝11时SCL3＝SCL其他SCL0，SCL1，SCL2为高阻态，IIC总线上只有受控设备DEVICE3-0，DEVICE3-1，DEVICE3-2，DEVICE3-3可以响应IIC总线指令，其他受控设备由于没有时钟SCL无法响应IIC控制器发出的命令。
本实用新型应用了CPU的IIC控制器，IIC的时钟电路完全由IIC硬件控制器完成，不需要耗CPU的时序，IIC控制器和CPU是并行的，无需CPU干预，从而提高可靠性。
综上所述，本实用新型IIC总线扩展系统结构包括CPU，以及和所述CPU连接的多个受控设备，所述CPU与受控设备间连接有时钟控制器，所述时钟控制器可以为CPLD芯片或者FPGA逻辑器件。所述CPU上设有IIC总线，所述IIC总线包括与受控设备连接的数据线和同步时钟线，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。借此，本实用新型减少了CPU的GPIO使用，由于不需要花CPU的时钟去模拟IIC的时钟，能大大降低系统开销，提高效率。优选的，应用了CPU的IIC控制器，IIC的时钟电路完全由IIC硬件控制器完成，不需要耗CPU的时序，IIC控制器和CPU是并行的，无需CPU干预，从而提高可靠性。
当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。
Claims (9)
1、一种IIC总线扩展系统结构，包括CPU，以及和所述CPU连接的多个受控设备，其特征在于，所述CPU与所述受控设备之间连接有时钟控制器。
2、根据权利要求1所述的IIC总线扩展系统结构，其特征在于，所述CPU上设有IIC总线，所述IIC总线包括数据线和同步时钟线。
3、根据权利要求1所述的IIC总线扩展系统结构，其特征在于，所述CPU上设有与所述时钟控制器相连接的GPIO脚。
4、根据权利要求2所述的IIC总线扩展系统结构，其特征在于，所述时钟控制器包括时钟输入和多个时钟输出，所述时钟输入与所述同步时钟线连接，所述时钟输出与所述受控设备连接。
5、根据权利要求4所述的IIC总线扩展系统结构，其特征在于，所述多个受控设备包括若干设备组，每一个所述时钟输出与一个所述设备组连接。
6、根据权利要求1所述的IIC总线扩展系统结构，其特征在于，所述多个受控设备具有相同的设备ID。
7、根据权利要求2所述的IIC总线扩展系统结构，其特征在于，所述数据线与所述受控设备连接。
8、根据权利要求1所述的IIC总线扩展系统结构，其特征在于，所述CPU还包括一个IIC驱动单元。
9、根据权利要求1～8任一项所述的IIC总线扩展系统结构，其特征在于，所述时钟控制器为CPLD芯片或FPGA逻辑器件。
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