CN207115097U - 一种fpga异构加速卡 - Google Patents

Abstract

本申请公开了一种FPGA异构加速卡，包括：接收并发送I2C协议请求的I2C引脚；与I2C引脚相连，将I2C协议请求转换为可识别的Avalon MM请求，并利用Avalon MM请求读取实时状态参数的IP核；与IP核相连，获取并保存FPGA异构加速卡的实时状态参数的传感器。能够在原有FPGA异构加速卡的基础上，以较小的升级改造成本、无须借助原有通路和操作系统，实现对FPGA异构加速状态参数的实时远程监控以及配置，显著提高了FPGA异构加速卡的可维护性。

Description

一种FPGA异构加速卡

技术领域

本申请涉及FPGA技术领域，特别涉及一种FPGA异构加速卡。

背景技术

随着FPGA技术应用的越来越广，以FPGA技术为基础的板卡已经广泛出现，FPGA(Field－Programmable Gate Array,中文名为：现场可编程门阵列)，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，并作为专用集成电路领域中的一种半定制电路而出现的，既解决了普通定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

现有的以FPGA技术为基础生产的FPGA异构加速卡通常会大规模部署在服务器集群环境内，而为了能够监控数量庞大的FPGA异构加速卡的状态参数，现今普遍使用带内监控的方式，借助主机上运行的相关工具，在相关驱动的支持下通过PCIE(peripheralcomponent interconnect express，中文名为高速串行计算机扩展总线标准)接口对板卡的状态参数进行访问。这种方式会严重依赖PCIE接口通路以及管理主机上的操作系统，一旦任意部位发生故障就会导致无法获得板卡的状态参数，无法及时发现异常状况，埋下了安全隐患。

所以，如何在原有FPGA异构加速卡的基础上，提供一种升级改造成本小、无须借助原有通路和操作系统、能够实时远程监控板卡的状态参数的FPGA异构加速卡是本领域技术人员亟待解决的问题。

实用新型内容

本申请的目的是提供一种FPGA异构加速卡，能够在原有FPGA异构加速卡的基础上，以较小的升级改造成本、无须借助原有通路和操作系统，实现对FPGA异构加速状态参数的实时远程监控以及配置，显著提高FPGA异构加速卡的可维护性。

为解决上述技术问题，本申请提供一种FPGA异构加速卡，该FPGA异构加速卡包括：

接收并发送I2C协议请求的I2C引脚；

与所述I2C引脚相连，将所述I2C协议请求转换为可识别的Avalon MM请求，并利用所述Avalon MM请求读取实时状态参数的IP核；

与所述IP核相连，获取并保存FPGA异构加速卡的所述实时状态参数的传感器。

可选的，该FPGA异构加速卡还包括：

与所述I2C引脚相连，传输所述I2C协议请求的系统管理总线。

可选的，该FPGA异构加速卡还包括：

与所述系统管理总线相连，接收外部处理器发送来的所述I2C协议请求且便于所述外部处理器进行管理的PCIE插槽。

可选的，所述外部处理器具体为BMC处理器。

可选的，所述传感器具体为温度传感器。

可选的，所述IP核具体为I2C Slave to Avalon—MMMaster Bridge Core。

可选的，所述FPGA异构加速卡具体为F10A系列FPGA异构加速卡。

本申请所提供的一种FPGA异构加速卡，包括：接收并发送I2C协议请求的I2C引脚；与所述I2C引脚相连，将所述I2C协议请求转换为可识别的Avalon MM请求，并利用所述Avalon MM请求读取实时状态参数的IP核；与所述IP核相连，获取并保存FPGA异构加速卡的所述实时状态参数的传感器。

显然，本申请所提供的技术方案，通过新增加的IP核转换I2C协议请求为可识别的Avalon MM请求，并通过该Avalon MM请求来读取搭配该IP核设置的传感器所存储在其自身寄存器当中的实时状态参数，实现对FPGA异构加速卡的实时带外监控。能够在原有FPGA异构加速卡的基础上，以较小的升级改造成本、无须借助原有通路和操作系统，实现对FPGA异构加速状态参数的实时远程监控以及配置，显著提高了FPGA异构加速卡的可维护性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例所提供的一种FPGA异构加速卡的结构框图；

图2为本申请实施例所提供的另一种FPGA异构加速卡的结构框图；

图3为本申请实施例所提供的又一种FPGA异构加速卡以及外部其它装置之间的结构框图；

图4为本申请实施例所提供的一种FPGA异构加速卡中I2C读取寄存器的协议示意图；

图5为本申请实施例所提供的一种FPGA异构加速卡中IP核的接口示意图；

图6为本申请实施例所提供的一种FPGA异构加速卡中IP核转换信号的示意图；

图7为本申请实施例所提供的一种FPGA异构加速卡中BMC固件对温度传感器所得信息进行读取的截图；

图8为本申请实施例所提供的一种FPGA异构加速卡中诊断工具对温度传感器所得信息进行读取的截图。

具体实施方式

本申请的核心是提供一种FPGA异构加速卡，能够在原有FPGA异构加速卡的基础上，以较小的升级改造成本、无须借助原有通路和操作系统，实现对FPGA异构加速状态参数的实时远程监控以及配置，显著提高了FPGA异构加速卡的可维护性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

实施例一

请结合图1和图2，图1为本申请实施例所提供的一种FPGA异构加速卡的结构框图；图2为本申请实施例所提供的另一种FPGA异构加速卡的结构框图。

该FPGA异构加速卡100可以包括：

接收并发送I2C协议请求的I2C引脚110；

I2C引脚110是用来接受来自FPGA异构加速卡100外部发来的符合I2C协议的请求，具体的，是来自外部的一个BMC(Baseboard Management Controller，中文名为：基板管理控制器)处理器，该BMC处理器支持行业标准的IPMI。其中，IPMI(Intelligent PlatformManagement Interface，中文名为智能平台管理接口)是一种开放标准的硬件管理接口规格，定义了嵌入式管理子系统进行通信的特定方法。

IPMI信息通过基板管理控制器进行交流，它使用低级硬件智能管理而不使用操作系统进行管理，具有两个主要优点：首先，此配置在后端存在相应的硬件时，允许进行带外对后端设备的管理，例如FPGA异构加速卡；其次，外部管理主机上部署的操作系统不必负担传输系统状态数据的任务规范。该规范描述了已经内置到主板上的管理功能。这些功能包括：本地和远程诊断、控制台支持、配置管理、硬件管理和故障排除。

其中，BMC提供下列功能：与IPMI 1.0的兼容性；结合配套的温度传感器用于监视后端设备的实时温度；用于风扇转速监视的转速计输入；用于风扇转速控制的脉冲宽度调节器输出；用于前面板按钮和开关的按钮输入；与服务器控制台端口进行多路传输的一个串行端口；远程访问和ICMB(Intelligent Chassis Management Bus，中文名为：智能机箱管理总线)支持三个I2C主端口和备用端口，其中一个端口负责连接智能机箱管理总线。

另外，该I2C协议请求通过连接BMC处理器和FPGA异构加速卡的SMBus(SystemManagement Bus，中文名为：系统管理总线)来进行传输，将从该BMC处理器发出的I2C协议请求传输至FPGA异构加速卡100。进一步的，因为一个BMC处理器可能同时连接多个FPGA异构加速卡100，还可以在FPGA异构加速卡100上设置PCIE插槽来拓展接口，并通过另一根SMBus来连接至另一FPGA异构加速卡100，能够极大的方便外部主机进行管理。

与I2C引脚110相连，将I2C协议请求转换为可识别的Avalon MM请求，并利用Avalon MM请求读取实时状态参数的IP核120；

与IP核120相连，获取并保存FPGA异构加速卡的实时状态参数的传感器130。

IP核120,具体的，可以具体为Altera(一家FPGA芯片提供厂商)生产的I2C Slaveto Avalon—MM Master Bridge Core，该IP核可以将I2C协议请求转换成后端配套硬件可识别的Avalon MM(Avalon Memory Mapped Interface，是一种接口规范)请求，而后端配套的硬件，例如各式传感器130则将采集到的FPGA异构加速卡100的各种实时状态参数记录在其自身的寄存器中。此时，就可以根据该Avalon MM请求实现对该寄存器中存储的实时状态参数进行读取，并向上层反馈，实现带外监控的目的。

即，BMC处理器可以发起符合I2C协议的读或写的请求，此请求通过I2C Slave toAvalon—MMMaster Bridge Core转化成Avalon MM读写请求，这样BMC处理器就可以通过发起I2C请求来获取到各传感器130记录在其自身的寄存器中的各种实时状态参数。

进一步的，BMC处理器还可以将获取到的各传感器130记录的实时状态参数发送至加速SDR(Ssnsor Data Record，中文名为：传感器数据记录器)中，在后续过程中就可以直接从该SDR中获取FPGA异构加速卡100的各种实时状态参数。更进一步的，BMC处理器可以通过多种方式来访问传感器130的信息，例如，通过命令行工具IPMI—TOOL(一种符合IPMI标准的命令行工具)，通过该命令行工具既可以实现从主机端获取传感器信息，也可以通过网络远程获取传感器130的信息，另外，BMC处理器上的安装的固件支持通过WEB的方式进行访问，从而可以使FPGA异构加速卡100的各传感器130得到的信息通过各种移动终端使用浏览器在窗口中进行显示。

还可以期待的是，通过增加FPGA异构加速卡100上的传感器种类、数量以及其它控制接口，还可以实现对FPGA异构加速卡更加全面的带外监控以及外部远程控制。

实施例二

以下结合图3至图7，本实施例将通过一个具体的例子来进行阐述。

图3为本申请实施例所提供的又一种FPGA异构加速卡以及外部其它装置之间的结构框图；图4为本申请实施例所提供的一种FPGA异构加速卡中I2C读取寄存器的协议示意图；图5为本申请实施例所提供的一种FPGA异构加速卡中IP核的接口示意图；图6为本申请实施例所提供的一种FPGA异构加速卡中IP核转换信号的示意图；图7为本申请实施例所提供的一种FPGA异构加速卡中BMC固件对温度传感器所得信息进行读取的截图；图8为本申请实施例所提供的一种FPGA异构加速卡中诊断工具对温度传感器所得信息进行读取的截图。

其中，结合图3的结构流程框图，以及图中所示的管脚信息，可以看出FPGA异构加速卡100的SMBus接口与外部主机的管理接口SMBUS相连，同时为方便主机端对多个FPGA异构加速卡100进行统一管理，PCIE插槽上的SMBus总线连接到FPGA SMBus管脚。

其中，图3中Temp Sensor代表温度传感器，I2C Slave to MM代表的是I2C Slaveto Avalon—MM Master Bridge Core，PCIE Slot代表PCIE插槽，PCIE SMBus CLOCK/DATA代表的是系统管理总线中含有时钟信号线以及数据信号线，其中，系统管理总线连接BMC处理器的I2C Master，该I2C Master来发送I2C协议请求给系统管理总线。同时，该BMC处理器还包括SDR以及HTTP Server模块，也支持通过网络的方式实现远程监控使用命令行工具以及浏览器窗口进行显示，这些是带外监控实现的方式，原有方式则是通过外部管理主机端的命令行工具来实现带内监控。

FPGA SMBus管脚对应关系请参见下表1：

表1 FPGASMBus管脚信息

信号名称	管脚	IO标准	说明
				PCIE_SMBCLK	AL4	1.8V	串行时钟
PCIE_SMBDAT	AL5	1.8V	串行数据

紧接着，对于I2C Slave to Avalon—MMMaster Bridge Core的介绍可以参见实施例一中的相关部分，在此不再赘述。而该IP核需要通过读取记录在寄存器或存储器中的实时状态参数，如图4所示的读取寄存器的协议示意图，读取的原理为先将寄存器地址写入slave(从盘接口)，再将数据读出。在I2C master(主盘接口)发出start信号后，发送I2Cslave地址，RW BIT(地址内存)为0，其中0表示写请求，然后将寄存器地址发出去，MSB(MostSignificant Bit，中文名为：最高有效位)优先。在收到ACK(Acknowledgement，中文名为：确认字符)后，再发起一次请求，RW BIT为1，其中1表示读请求，slave将数据返回给master。读请求既支持单个byte或多byte的读取。

相应的，写寄存器的原理为先将寄存器地址写入slave，再将数据写入。I2Cmaster发出start后，先发送slave地址，RW BIT设为0。然后将寄存器地址发出，MSB优先。收到ACK后，发送写入的数据。最后stop。其中，图4所示的START代表起始位，其后紧接着的是控制位，控制位后插入一个确认字符，再后面的就是地址的高8位、地址的低8位、起始位、控制位、数据位以及更好的停止位。其中如图4所示的还设置有多个确认字符。

而具体的IP核的接口以及如何进行信号的转换则可以参见图5和图6所示的内容，在图中有十分详细的示意过程。其中，图6所示的转换逻辑是将IP核的I2C data和I2C I/Oport信号转化为I2C接口信号SDA/SCL，I2C总线通常由数据线SDA和时钟信号线SCL来构成串行总线。

最后，在了解以上内容后，本实施例通过在FPGA异构加速卡100上搭载一个配套的温度传感器来做实际验证，温度传感器通过Avalon MM bus与I2C slave to Avalon-MMMaster Bridge相连。其寄存器地址为0xcff0。寄存器内存有一整型数，将其转化为摄氏温度的公式如下：

“Temperature＝(708.0f*(float)temp)/1024.0f–273.0f”

此时，可以通过输入相关操作的执行命令，实现将温度传感器的信息加入BMC的SDR，由BMC读取此温度传感器的信息，从而实现对FPGA加速卡的远程管理和监控，会得到如图7所示的结果，并结合上述温度公式的换算，得到实时温度参数为45度。同时利用原有的带内监控所用的诊断工具得到如图8所示的结果，可以很明显看出，为45.0469度，在误差允许的范围内二者结果一致。

本申请实施例提供的一种FPGA异构加速卡，可以通过新增加IP核以及配套的各传感器，实现实时地远程监控，且其监控的方式灵活多样：既可以通过IPMI-TOOL提供的命令行进行监控，也可以通过BMC固件提供的web界面进行监控，还可以用其它支持IPMI协议的工具进行监控。此项功能的实现大大提高了FPGA加速卡的可维护性，为其在服务器集群环境内大规模部署提供了便利条件。

随着FPGA异构加速卡设计的复杂度的提高和其状态信息的增多，更多监控模块会被集成在FPGA异构加速卡内。本申请的设计可以支持多种类的监控信息，且具有非常好的可扩展性，另外，FPGA还可以提供控制接口，用于BMC对FPGA加速卡进行配置和管理，比如对BSP的更新。随着对此项设计的优化，可以实现对FPGA异构加速卡完全的监控和管理，相应的，FPGA异构加速卡在云计算领域的应用也会得到极大的保障。

因为情况复杂，无法一一列举进行阐述，本领域技术人员应能意识到更具本申请提供的基本方法原理结合实际情况可以存在很多的例子，在不付出足够的创造性劳动下，应均在本申请的保护范围内。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

Claims (7)

1.一种FPGA异构加速卡，其特征在于，包括：

接收并发送I2C协议请求的I2C引脚；

与所述I2C引脚相连，将所述I2C协议请求转换为可识别的Avalon MM请求，并利用所述Avalon MM请求读取实时状态参数的IP核；

与所述IP核相连，获取并保存FPGA异构加速卡的所述实时状态参数的传感器。

2.根据权利要求1所述的FPGA异构加速卡，其特征在于，还包括：

与所述I2C引脚相连，传输所述I2C协议请求的系统管理总线。

3.根据权利要求2所述的FPGA异构加速卡，其特征在于，还包括：

与所述系统管理总线相连，接收外部处理器发送来的所述I2C协议请求且便于所述外部处理器进行管理的PCIE插槽。

4.根据权利要求3所述的FPGA异构加速卡，其特征在于，所述外部处理器具体为BMC处理器。

5.根据权利要求4所述的FPGA异构加速卡，其特征在于，所述传感器具体为温度传感器。

6.根据权利要求5所述的FPGA异构加速卡，其特征在于，所述IP核具体为I2C Slave toAvalon—MM Master Bridge Core。

7.根据权利要求1至6任一项所述的FPGA异构加速卡，其特征在于，所述FPGA异构加速卡具体为F10A系列FPGA异构加速卡。