JP2010049509A

JP2010049509A - バス仕様変更方式

Info

Publication number: JP2010049509A
Application number: JP2008213492A
Authority: JP
Inventors: Masahiko Yokoo; 雅彦横尾
Original assignee: Koyo Electronics Industries Co Ltd
Current assignee: Koyo Electronics Industries Co Ltd
Priority date: 2008-08-22
Filing date: 2008-08-22
Publication date: 2010-03-04

Abstract

【課題】バス仕様が相違する複数のモジュールバスをミックスしそれらバスに各種モジュールを接続して制御システムを構築する場合に、ユーザはそれらバス仕様を意識する必要なく、容易に低コストにて制御システムを構築可能にする。
【解決手段】本方式は、ＣＰＵ２と、ＦＰＧＡ８と、単一のモジュールバス９と、を含み、ＦＰＧＡ８のコンフィグレーションにより、モジュールバスのバス仕様を変更可能とした構成。
【選択図】図１

Description

本発明は、ＰＬＣ（プログラマブルコントローラ）において一定本数のバス信号線を用いてモジュールバスのバス仕様を変更するバス仕様変更方式に関するものである。

ＰＬＣはシーケンスプログラムを実行してそれに接続された制御機器をシーケンス制御するようになっている。このようなプログラマブルコントローラにおいて、ＣＰＵモジュールにはモジュールバスを介して複数の入出力モジュール等の各種モジュールが接続されている。ＣＰＵモジュールに内蔵するＣＰＵはシーケンスプログラムの実行により、例えば入出力モジュールに対してデータ送信要求を行い、入出力モジュールはこれに応答してセンサなどの入力デバイスデータをＣＰＵに送信し、ＣＰＵはアクチュエータなどの出力デバイスを制御する。

このようなモジュールバスにはそのバス仕様に合致しないモジュールを接続して使用することができないから、ユーザにとっては、図２（ａ）で示すＰＬＣにおいては、ＣＰＵ２に低速のバス仕様のモジュールバス９ａが接続されている場合は、低速のモジュール１０ａを接続し、図２（ｂ）で示すＰＬＣにおいては、ＣＰＵ２に高速のバス仕様のモジュールバス９ｂが接続されている場合は、高速のモジュール１０ｂを接続し、また、図２（ｃ）で示すＰＬＣにおいては、ＣＰＵ２にケーブル延長可能なマルチプレックスバス９ｃが接続されている場合は、マルチプレックスモジュール１０ｃを接続する。このような接続形態では、プログラマブルコントローラを用いた制御システムとしては、その構築作業にはバスクロック周波数の変更、バス幅の変更、バスアクセスの方法やタイミングの変更等が必要となり、システム全体を作り直すことが要求されるようになる結果、その手間とコストとは相当にかかるものとなる。なお、先行特許文献として特開２００７−０５８３０２がある。
特開２００７−０５８３０２号公報

本発明は、所定本数以下のバス信号線からなる単一のモジュールバスを、各種仕様のモジュールに対してＣＰＵとの間でバス信号を入出力させるバス仕様を備えたバスに変換することができるバス仕様変更方式を提供することである。

本発明によるバス仕様変更方式は、シーケンスプログラムを実行するＣＰＵと、上記ＣＰＵに接続されて後記モジュールバスのバス仕様を変更するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、上記ＦＰＧＡに接続された、所定本数のバス信号線からなる単一のモジュールバスと、を含み、上記ＦＰＧＡの回路構成のコンフィグレーションにより、上記モジュールバスのバス仕様を変更可能としていることを特徴とするものである。

本発明によれば、単一のモジュールバスを所定本数のバス信号線で構成している中で、ＦＰＧＡのコンフィグレーションにより、モジュールバスのバス仕様を、例えば低速、高速、マルプレックスの各種タイプのモジュールに適用できるものとすることができるので、ＰＬＣに対して各種仕様のモジュールを多数用いる制御システムにおいては安価にシステム構築することができるようになると共に、ユーザとしては、上記ＦＰＧＡのコンフィグレーションだけで、モジュールバスのバス仕様を接続すべきモジュールに対応したバス仕様に自動変更されるので、その点からも上記制御システムを構築することが容易化することとなる。

本発明によると、ＰＬＣを用いた制御システムを安価にかつ容易に構築することができる。

以下、添付した図面を参照して、本発明の実施の形態に係るバス仕様変更方式を説明する。

図１は本実施の形態のバス仕様変更方式を用いるＰＬＣの構成を示し、図１において、１はＣＰＵモジュールであり、このＣＰＵモジュール１は、ＣＰＵ２を内蔵する。このＣＰＵ２のＣＰＵバス３にシステムプログラムを格納するシステムメモリ４、シーケンスプログラムを格納するプログラムメモリ５、ＣＰＵの作業等に用いるワークメモリ６、フラッシュメモリ等からなるコンフィグレーションデータメモリ７が接続されている。

コンフィグレーションデータは、コンフィグレーションすべき回路構成のデータである。そして、このＣＰＵバス３には、バス仕様変更デバイスとしてＦＰＧＡ８が接続されている。このＦＰＧＡ８は、ＳＲＡＭ型のフィールドプログラマブルゲートアレイ（Field Programmable Gate Array;以下、ＦＰＧＡと称する）であり、論理ブロックと入出力ブロックと配線とを有する書換え可能な半導体集積回路により構成されている。ＦＰＧＡ８は、コンフィグレーションデータメモリ７に記憶された回路構成のデータを読み込んで所望の回路構成にコンフィグレーションされる。そして、ＦＰＧＡ８には所定本数のバス信号線からなる単一のモジュールバス９が接続されている。このモジュールバス９は、単一でありながら、例えば、低速バス、高速バス、マルチプレックスバスの３つの異なるバス仕様のバスとして用いることができる。ここでマルチプレックスバスはアドレスバスとデータバスとが時分割接続されるバスである。

このモジュールバス９には、例えば、低速モジュール１０ａ、高速モジュール１０ｂ、マルチプレックスモジュール１０ｃ等の各種モジュールが接続されるようになっている。低速モジュール１０ａ、高速モジュール１０ｂ、マルチプレックスモジュール１０ｃをそれぞれ接続する場合のモジュールバス９を構成するバス信号線の本数は、それぞれ、例えば、４０本、８０本、２０本である。そして、この例では、モジュールバス９を構成するバス信号線の最多使用本数は、上記例では８０本であり、最少使用本数は上記例では２０本となっている。

そして、実施の形態では、モジュールバス９のバス信号線を上記例では８０本で構成している。このことによって、従来では、これら３つのモジュール１０ａ−１０ｃの接続には、４０＋８０＋２０＝１４０本のバス信号線が必要であったが、本実施の形態では、単一のモジュールバス９として８０本のバス信号線で構成しても、当該モジュールバス９をそれら３つのモジュール１０ａ−１０ｃそれぞれのモジュールバス９として用いることができる。すなわち、モジュールバス９が現在使用中の低速バス９ａであれば、その低速バス９ａは、モジュールバス９を構成する８０本のバス信号線のうち４０本のバス信号線を用いる。また、モジュールバス９が新しく使用する高速バス９ｂであれば、モジュールバス９を構成する８０本のバス信号線すべてを用いる。また、モジュールバス９をケーブル延長可能なマルチプレックスバス９ｃとして用いる場合は、モジュールバス９を構成する８０本のバス信号線のうち２０本のバス信号線を用いる。

ＣＰＵ２は、各モジュール１０ａ−１０ｃに対して、通信バス１１上に対象モジュール識別用のＩＤを送り、一方、各モジュール１０ａ−１０ｃは、送られたＩＤが自己モジュールを示すときに、モジュールバス９、ＦＰＧＡ８、ＣＰＵバス３を介して、ＣＰＵ２とデータ通信することができる。この通信方式は、例えば、Ｉ２Ｃである。Ｉ２Ｃは、Ｉｎｔｅｒ−ｉｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔの略称である。Ｉ２Ｃの通信バス１１は、シリアル転送の２線式双方向バスであり、その通信バス１１はシリアルデータ（ＳＤＡ）線とシリアルクロック（ＳＣＬ）線の２本の信号線からなり、シリアル転送を行うようになっている。ＣＰＵ２は、マスタとして、ＳＣＬ線上のクロックで同期をとってＳＤＡ線上にＩＤデータをモジュール１０ａ−１０ｃに伝送する。

ＣＰＵ２は、シーケンスプログラムを実行して制御機械を制御する過程において、その制御機械に対応するモジュールに対してデータの入出力を行うべく、そのモジュールが接続されているバスを選択する。そのために、ＣＰＵ２は通信バス１１を用いて対象のモジュールにＩＤデータを送信すると共に、ＦＰＧＡ８には、モジュールバス９を対象モジュールに対応したモジュールバスに変更する指令を与える。

ＦＰＧＡ８は、この指令に応答して、論理ブロックが対象モジュールに対応したバス仕様にする回路構成とするコンフィグレーションを行う。すなわち、モジュールが低速モジュール１０ａであれば、ＦＰＧＡ８のコンフィグレーションにより、モジュールバス９を低速バス仕様に変更し、モジュールが高速モジュール１０ｂであれば、ＦＰＧＡ８のコンフィグレーションにより、モジュールバス９を高速バス仕様に変更し、モジュールがマルチプレックスモジュール１０ｃであれば、ＦＰＧＡ８のコンフィグレーションにより、モジュールバス９をマルチプレックスバス仕様に変更する。

以上説明したように本実施形態のバス変更方式は、シーケンスプログラムを実行するＣＰＵ２と、ＣＰＵバス３を介して上記ＣＰＵ２に接続され、ダウンロードされるファームウエアにより回路構成がコンフィグレーションされるＦＰＧＡ８と、このＦＰＧＡ８に接続される単一のモジュールバス９と、を含み、ＦＰＧＡ８の回路構成をコンフィグレーションしてモジュールバス９のバス仕様を対象モジュールに対応したバス仕様に変更する。これにより、ユーザは、モジュールバス９に低速、高速、マルチプレックスタイプのモジュール１０ａ−１０ｃを接続しても、ＣＰＵ２からのバス変更指令に応じてバス仕様が変更されるので、ユーザは、バス仕様を意識する必要なく、単一のモジュールバス９に各種仕様のモジュールを接続することができ、プログラマブルコントローラを用いた制御システムの構築が容易となる。

図１は本発明の実施形態に係るＰＬＣの構成を示す図である。図２は従来のＰＬＣの構成を示す図である。

符号の説明

１ＣＰＵモジュール
２ＣＰＵ
３ＣＰＵバス
４システムメモリ
５プログラムメモリ
６ワークメモリ
７コンフィグレーションデータメモリ
８ＦＰＧＡ
９モジュールバス
１０ａ−１０ｃモジュール
１１通信バス

Claims

シーケンスプログラムを実行するＣＰＵと、
上記ＣＰＵに接続されて後記モジュールバスのバス仕様を変更するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
上記ＦＰＧＡに接続された、所定本数のバス信号線からなる単一のモジュールバスと、
を含み、
上記ＦＰＧＡの回路構成のコンフィグレーションにより、上記モジュールバスのバス仕様を変更可能としている、バス仕様変更方式。
上記コンフィグレーションするデータを格納するコンフィグレーションデータメモリを備える、請求項１に記載の方式。
上記ＣＰＵとモジュールとの間でＩＤデータを通信して上記モジュールバスに接続するモジュールの種類を判定して、上記ＦＰＧＡのコンフィグレーションを行うようになっている、請求項１または２に記載の方式。