JP2010049508A - 複数バスの選択方式およびこの方式を備えたプログラマブルコントローラ - Google Patents

Abstract

【課題】バス仕様が相違する複数のＰＬＣバスをミックスし、それらバスに各種モジュールを接続して制御システムを構築する場合に、ユーザはそれらバス仕様を意識する必要なく、容易に低コストにて制御システムを構築可能にする。
【解決手段】本方式は、ＣＰＵ２と、ＦＰＧＡ８と、複数のＰＬＣバス９−１１と、を含み、ＦＰＧＡ８に、ＣＰＵ２のシーケンスプログラム実行に応じて複数のＰＬＣバス９−１１のいずれかから選択するよう動作する回路構成をコンフィグレーションする構成。
【選択図】図１

Description

本発明は、ＰＬＣ（プログラマブルコントローラ）においてバス仕様が相違する複数バスの中からいずれかのバスを選択する方式に関するものである。

ＰＬＣはシーケンスプログラムを実行してそれに接続された制御機器をシーケンス制御するようになっている。このようなプログラマブルコントローラにおいて、ＣＰＵモジュールにはモジュールバスを介して複数の入出力モジュール等の各種モジュールが接続されている。ＣＰＵモジュールに内蔵するＣＰＵは、シーケンスプログラムの実行により、例えば入出力モジュールに対してデータ送信要求を行い、入出力モジュールはこれに応答してセンサなどの入力デバイスデータをＣＰＵに送信し、ＣＰＵはアクチュエータなどの出力デバイスを制御する。

このようなＰＬＣバスにはそのバス仕様に合致しないモジュールを接続して使用することができないから、ユーザにとっては、図２（ａ）で示すように、ＣＰＵ２に低速のバス仕様のＰＬＣバス９が接続されている場合は、低速のモジュール１２を接続し、図２（ｂ）で示すように、ＣＰＵ２に高速のバス仕様のＰＬＣバス１０が接続されている場合は、高速のモジュール１３を接続し、また、図２（ｃ）で示すようにＣＰＵ２にケーブル延長可能なマルチプレックスバス１１が接続されている場合は、マルチプレックスモジュール１４を接続する。このような接続形態では、プログラマブルコントローラを用いた制御システムとしては、その構築作業に手間がかかりコストもかかるものとなる。なお、先行特許文献として特開２００７−０５８３０２がある。
特開２００７−０５８３０２号公報

本発明は、バス仕様が相違する複数のＰＬＣバスをミックスし、それらバスに各種モジュールを接続して制御システムを構築する場合に、ユーザはそれらバス仕様を意識する必要なく、容易に低コストにて制御システムを構築することができるバス選択方式を提供することである。

本発明による複数バスの選択方式は、シーケンスプログラムを実行するＣＰＵと、上記ＣＰＵに接続されたＦＰＧＡ等のプログラマブル論理デバイスと、このプログラマブル論理デバイスに接続された複数のＰＬＣバスと、各ＰＬＣバスそれぞれに接続される複数のモジュールと、を含み、上記プログラマブル論理デバイスには、ＣＰＵのシーケンスプログラム実行に対応したＰＬＣバスを上記複数のＰＬＣバスのいずれかから選択するよう動作する回路構成をコンフィグレーションするようになっていることを特徴とする。

本発明では、プログラマブル論理デバイスには、ＣＰＵのシーケンスプログラム実行に応じてデータ通信対象のモジュールが接続されているＰＬＣバスを、バス仕様が相違する複数のＰＬＣバスのいずれかから選択する回路構成がコンフィグレーションされるようになっているので、例えば、プログラマブル論理デバイスに、低速、高速、その他のバス仕様のＰＬＣバスが接続されており、各ＰＬＣバスそれぞれに低速、高速、その他の動作仕様のモジュールが接続されている場合に、プログラマブル論理デバイスは、シーケンスプログラムの実行に伴い、ＣＰＵが所定のモジュールと通信する場合、そのモジュールに対応するＰＬＣバスがプログラマブル論理デバイスにより選択されるので、ユーザとしてはバス仕様を意識する必要なく、各ＰＬＣバスに各種仕様のモジュールを接続することができることになり、プログラマブルコントローラを用いた制御システムの構築が容易となる。

本発明によると、ユーザはそれらバス仕様やモジュール仕様を意識する必要なく、制御システムを構築することができる。

以下、添付した図面を参照して、本発明の実施の形態に係る複数バス選択方式のプログラマブルコントローラを備えた制御システムを説明する。

１はＣＰＵモジュールであり、このＣＰＵモジュール１は、ＣＰＵ２を内蔵する。このＣＰＵ２のＣＰＵバス３にシステムプログラムを格納するシステムメモリ４、シーケンスプログラムを格納するプログラムメモリ５、ＣＰＵの作業等に用いるワークメモリ６、フラッシュメモリ等からなりコンフィグレーションデータを格納しているコンフィグレーションデータメモリ７が接続されている。コンフィグレーションデータは、コンフィグレーションすべき回路構成のデータである。そして、このＣＰＵバス３には、さらに、図示するようにＳＲＡＭ型のフィールドプログラマブルゲートアレイ（Field Programmable Gate Array;以下、ＦＰＧＡと称する）８が接続されている。ＦＰＧＡ８は、論理ブロック８ａと入出力ブロック８ｂ，８ｃと配線とを有する書換え可能な半導体集積回路により構成されている。ＦＰＧＡ８は、コンフィグレーションデータメモリ７に記憶された回路構成のデータを読み込んで所望の回路構成にコンフィグレーションされる。

ＦＰＧＡ８にはバス仕様がそれぞれ相違する複数の実施の形態では低速バス９と、高速バス１０と、マルチプレックスバス１１との３つのＰＬＣバスが接続されている。そして、いずれのＰＬＣバス９−１１にも、低速モジュール１２と、高速モジュール１３と、マルチプレックスモジュール１４が接続される。マルチプレックスバス１１はアドレスバスとデータバスとが時分割接続されるバスである。

上記において、低速バス９は、現在使用中のバスであって、４０本の信号線からなり、高速バス１０は、今回新たに使用されるバスであって、８０本の信号線からなり、マルチプレックスバス１１は、ケーブル延長できるバスであり、２０本の信号線から構成されている。従来では、低速バス９には低速モジュール１２のみ接続され、高速バス１０には高速モジュール１３のみが接続され、マルチプレックスバス１１にはケーブル延長できるマルチプレックスモジュール１４のみが接続されて使用される。これに対して実施の形態では、上記低速バス９、高速バス１０、マルチプレックスバス１１をミックスし、いずれのバスにも上記モジュール１２−１４を接続している。

ＣＰＵ２は、シーケンスプログラムを実行して制御機械を制御する過程において、その制御機械に対応するモジュールに対してデータの入出力を行うべく、そのモジュールが接続されているバスを選択する。そのために、ＦＰＧＡ８にバス選択指令を与える。上記ＦＰＧＡ８は、バス選択デバイスとして、その論理ブロック８ａが、ＣＰＵ２からのバス選択指令に応答して、低速バス９、高速バス１０、マルチプレックスバス１１のいずれかを選択するよう動作する回路構成になっている。また、入出力ブロック８ｂ、８ｃは、ＣＰＵ２と、モジュール１２−１４との間でデータの送受を行うバスインターフェースになっている。

以上説明したように本実施形態の複数バスの選択方式は、シーケンスプログラムを実行するＣＰＵ２と、ＣＰＵバス３を介して上記ＣＰＵ２に接続され、ダウンロードされるファームウエアにより回路構成がコンフィグレーションされるＦＰＧＡ８と、このＦＰＧＡ８に接続されバス仕様が相違する複数のＰＬＣバス９−１１と、を含み、ＦＰＧＡ８に、ＣＰＵ２のシーケンスプログラム実行に応じて複数のＰＬＣバス９−１１のいずれかから選択するよう動作する回路構成をコンフィグレーションするので、ＦＰＧＡ８に、使用中の低速バス９に、新しく使用する高速バス１０や、ケーブル延長可能なマルチプレックスバス１１を接続したバスミックス構造とした場合、各バス９−１１それぞれに低速、高速、マルチプレックスタイプのモジュール１２−１４を接続しても、ＣＰＵ２からのバス選択指令に応じてそれに対応するバスが選択されるので、ユーザは、バス仕様やモジュール仕様を意識する必要なく、各バス９−１１に各種仕様のモジュールを接続することができ、プログラマブルコントローラを用いた制御システムの構築が容易となる。

図１は本発明の実施形態に係るプログラマブルコントローラシステムの構成を示す図である。 図２は従来のプログラマブルコントローラシステムの構成を示す図である。

符号の説明

１ ＣＰＵモジュール
９−１１ バス
１２−１４ モジュール

Claims (3)

1. シーケンスプログラムを実行するＣＰＵと、上記ＣＰＵに接続されたＦＰＧＡ等のプログラマブル論理デバイスと、このプログラマブル論理デバイスに接続された複数のＰＬＣバスと、各ＰＬＣバスそれぞれに接続される複数のモジュールと、を含み、
   上記プログラマブル論理デバイスには、ＣＰＵのシーケンスプログラム実行に対応したＰＬＣバスを上記複数のＰＬＣバスのいずれかから選択するよう動作する回路構成をコンフィグレーションするようになっている、複数バス選択方式。
2. 上記プログラマブル論理デバイスに対するコンフィグレーションデータを格納してあるコンフィグレーションデータメモリを備える、請求項１に記載の複数バス選択方式。
3. シーケンスプログラムを実行するＣＰＵと、このＣＰＵに接続されたＦＰＧＡと、このＦＰＧＡに接続された複数のＰＬＣバスと、を含み、上記ＦＰＧＡには、コンフィグレーションデータメモリから、上記ＣＰＵからのバス選択指令に応答して複数のＰＬＣバスのいずれかからＰＬＣバスを選択動作する回路構成がコンフィグレーションされるようになっている、プログラマブルコントローラ。

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