JPS63168741A - 暴走監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサに、周期的に行う暴走を監視する時点にて、
入力する信号と同符号のＨレベル又はＬレベルの１８号
を出力する信号出力手段を備え、周期的に行う暴走監視
の周期より長い周期のクロックを１／２分周器で分周し
た出力を、該プロセッサの入力ポート及び比較回路に入
力し、又該プロセッサの出力ポートからの信号と比較し
、該クロックの立ち上がりで見た時異なる符号レベルの
場合は暴走と判断するようにすることで、割り込み要求
端子のないプロセッサでも使用出来又確実に暴走を検出
出来るようにしたものである。

〔産業上の利用分野〕

本発明は計算機のプロセッサ等の暴走監視回路の改良に
関する。。

計算機のプロセッサやディジクル・シグナル・プロセッ
サ（以下ＤＳＰと称す）等与えられたプログラムに従っ
て動作するデバイスは、外部からの雑音により正常動作
をしなくなり暴走する場合がある。

この為暴走監視回路を設け、暴走を検出し、リセットす
ることで暴走を停める必要がある。

この暴走監視回路では、割り込み要求端子のないプロセ
ッサでも使用出来又プロセッサの出力にどの様な信号が
発生しても確実に暴走を検出出来ることが望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第４図は従来例のブロック図、第５図は第４図の各部の
波形のタイムチャートで（Ａ）〜（Ｃ）は第４図のａ　
”−’　ｃ点に対応している。

第４図においては、第５図（Ａ）に示す如き暴走監視用
のクロックを、プロセッサ１゛の割り込み要求端子に、
割り込み要求として入力し、又単安定マルチバイブレー
ク（以下ＳＭＢと称す）７にも入力する。

このクロックの入力により、ＳＭＢ７は該クロックの立
ち上がりより、該クロックの１周期より短い時間Ｔの後
（後述する如くクリアされない限り）第５図（Ｃ）の点
線及び実線で示す如きパルスを発するようになっており
、このパルスはプロセッサ１゛のリセット端子に入力す
る。

又このクロックの入力により、プロセッサ１′は、予め
準備されたプログラムにより、第５図（Ｂ）に示す如く
、ＳＭＢ７がパルスを発する迄の時間Ｔより短い時間ｔ
でパルスを発するようになっており、このパルスは、Ｓ
ＭＢ７のクリア端子に入力し、ＳＭＢ７をクリアするよ
うになっている。

この時間Ｔより短い時間ｔで発するパルスによりクリア
されると、ＳＭＢ７は、正常状態における第５図（Ｃ）
の点線で示すパルスを出力しなくなる。

従って、第５図（Ｄ）に示す正常状態では、ＳＭＢ７よ
りはパルスは出力されず、プロセッサ１゛はリセットさ
れることはなく正常な動作を続ける。

ところが、プロセッサ１゛が暴走状態〔第５図（Ｄ）の
暴走状態〕になると、プロセッサ１゛は第５図（Ａ）に
示すクロックが入力しても、第５図（Ｂ）に示すパルス
は出力しなくなり、従って、ＳＭＢ７よりは第５図（Ｃ
）の実線で示すパルスが発せられ、このパルスがプロセ
ッサ１°のリセット端子に入力しプロセッサ１゛をリセ
ットして暴走を停める〔第５図（Ｄ）のリセット状態〕
。

次に、第５図（Ａ）に示すクロックが入力すると、正常
な場合の上記説明の動作を続ける〔第５図（Ｄ）のリセ
ット状態の次の正常状態〕。

このようにして、暴走を監視して暴走時はプロセッサ１
″をリセットしている。

〔発明が解決しようとする問題点〕

しかしながら、割り込み要求端子を持たないプロセッサ
には適応出来ない問題点と、プロセッサ１゛が暴走にな
った時、入力クロックとは無関係に、出力ポートより、
ＳＭＢ７がパルスを発する時間Ｔの間に、ノイズによる
パルスを発することがあり、パルスが発せられると、こ
のパルスはＳＭＢ７のクリア端子に入力し、ＳＭＢ７は
クリアされ、パルスを発しなくなり、プロセッサ１゛は
リセットされず、暴走を検出出来ないことがあるという
問題点がある。

〔問題点を解決するための手段〕

上記問題点は、第１図の原理ブロック図に示す如く、プ
ロセッサ１に、周期的に行う暴走を監視する時点にて、
入力ポートに入力する信号と同符号のＨレベル又はＬレ
ベルの信号を出力ポートより出力する同一レベル信号出
力手段２を備え、周期的に行う暴走監視の周期より長い
周期のクロックを１／２分周器３で分周した出力を、該
プロセッサ１の入力ポート及び比較回路４に入力し、又
該プロセッサ１の出力ポートからの信号と比較し、該ク
ロックの立ち上がりで見た特異なる符号レベルの場合は
暴走と判断し、該比較回路４の出力にて該プロセッサ１
をリセットするようにした本発明の暴走監視回路により
解決される。

〔作用〕

本発明によれば、プロセッサ１の入力ポートに入力する
、１／２分周器３の出力クロックのＨレベル又はＬレベ
ルと、クロックの周期より短い周期で行う暴走監視時点
にて、プロセッサ１が出力したこれと同符号のＨレベル
又はＬレベルの信号とを、クロックの立ち上がり点にて
比較回路４にて比較すると、正常な場合は等しいが、プ
ロセッサ１が暴走すると、周期的に行う暴走監視をしな
くなるので、プロセッサ１の出力は、入力する１／２分
周器３の出力クロックのレベルが変わっても変化しない
ので、クロックの立ち上がり点にて見ていると、必ず入
力と出力のレベルが異なる点が現れる。

この異なる点にて、暴走を検出し、比較回路４の出力に
てプロセッサ１をリセットするようにしている。

従って、プロセッサ１の出力ポートより暴走によるパル
スが発せられても、それが入力ポートに入力される信号
の周波数と同一でない限り、比較回路４は暴走と見做す
ので、確実に暴走が検出出来る。

又割り込み要求を行わないので、割り込み要求端子のな
いプロセッサにも適応出来る。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例のブロック図、第３図は、第２
図の各部の波形のタイムチャートで（Ａ）〜（Ｅ）は第
２図のａ　−ｅ点に対応している。

第２図においては、第３図（Ａ）に示すクロックは、比
較回路４のフリップフロップ６のクロンク端子に入力す
ると共に、フリップフロップで構成されている１／２分
周器３に入力する。

クロックが入力すると、１／２分周器３の出力よりは、
１／２分周された第３図（Ｂ）に示す如きクロックを発
し、プロセッサ１の入力ポート及び排他的論理和回路５
に入力する。

一方プロセッサ１では、正常な場合は、予め備えている
プログラムにより、第３図（Ｆ）の矢印で示す、クロッ
クの周期より短い周期の暴走監視時点にて、第３図（Ｃ
）に示す如く、入力するクロックと同じＩ（レベル又は
Ｌレベルの信号を出力し、排他的論理和回路５に入力す
る。

排他的論理和回路５では、上記の入力と、１／２分周器
３の出力との排他的論理和をとるので、出力よりは第３
図（Ｄ）に示す如き信号を出力し、フリップフロップ６
に入力する。

フリップフロップ６では、この信号をクロックの立ち上
がりでたたきＬレベルの時は出力寛よりＨレベルの信号
を出力し、Ｈレベルの時はＬレベルの信号を出力する。

ところが、プロセッサ１が暴走すると〔第３＠（Ｆ）の
暴走〕、プロセッサ１は周期的に行う暴走監視をしなく
なるので、プロセッサ１の出力よりは、第３図（Ｃ）に
示す如く、第３図（Ｆ）のイで示す暴走監視時点にてＨ
レベルになった信号が出力された侭となる。

従って、第３図（Ａ）の口で示す次のクロックの立ち上
がり時点迄は排他的論理和回路５の出力は、第３図（Ｄ
）に示す如くＨレベルであるので、この時点でフリップ
フロップ６の出力ｄは、第３図（Ｅ）に示す如く、Ｌレ
ベルとなり、プロセッサ１をリセットする。

リセットされると暴走は停まり、プロセッサ１の出力は
リセット状態の間は第３図（Ｃ）に示す如くＬレベルに
固定される。

クロックの立ち上がりが、第３図（Ａ）のハの時点とな
ると、排他的論理和回路５の出力は、第３図（Ｄ）に示
す如くＬレベルになっているので、フリップフロップ６
の出力ｄはＨレベルとなり、プロセッサ１はリセットを
解除され以後正常な動作をする。

この第２図に示す暴走監視回路の場合は、プロセッサ１
の出力より雑音が発生し、第３図（Ｃ）に示す信号に乗
っても、Ｈレベル又はＬレベルの識別には影響がないの
で、排他的論理和回路５で排他的論理和をとるのに影音
せず、暴走を確実に検出出来る。

又割り込み要求をしないので割り込み要求端子のないプ
ロセッサにも適用出来る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、暴走を確実に
検出出来又割り込み要求端子のないプロセッサにも適用
出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の各部の波形のタイムチャート、第４図は従来例のブロ
ック図、 第５図は第４図の各部の波形のタイムチャートである。 図において、 １．１゛はプロセッサ、 ２は同符号レベル信号出力手段、 ３は１／２分周器、 ４は比較回路、 ５は排他的論理和回路、 ６はフリップフロップ、 ７は単安定マルチバイブレークを示す。 沖呼達明ｅ虚デ［グ°ｏ−、２図 半　ｉ　図 ）　２　ロ

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）に、周期的に行う暴走を監視する時点
   にて、入力ポートに入力する信号と同符号のＨレベル又
   はＬレベルの信号を出力ポートより出力する同符号レベ
   ル信号出力手段（２）を備え、 周期的に行う暴走監視の周期より長い周期のクロックを
   １／２分周器（３）で分周した出力を、該プロセッサ（
   １）の入力ポート及び比較回路（４）に入力し、又該プ
   ロセッサ（１）の出力ポートからの信号と比較し、該ク
   ロックの立ち上がりで見た時異なる符号レベルの場合は
   暴走と判断し、該比較回路（４）の出力にて該プロセッ
   サ（１）をリセットするようにしたことを特徴とする暴
   走監視回路。