JPH033020A - 制御線瞬断認識防止回路 - Google Patents
制御線瞬断認識防止回路Info
- Publication number
- JPH033020A JPH033020A JP1136114A JP13611489A JPH033020A JP H033020 A JPH033020 A JP H033020A JP 1136114 A JP1136114 A JP 1136114A JP 13611489 A JP13611489 A JP 13611489A JP H033020 A JPH033020 A JP H033020A
- Authority
- JP
- Japan
- Prior art keywords
- control line
- disconnection
- signal
- level
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002265 prevention Effects 0.000 claims description 13
- 238000012544 monitoring process Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御線瞬断認識防止回路に係わり、特に端末
制御装置とこれに接続された端末器との間に所定時間以
下の瞬断が発生した場合、これを切断と認識するのを防
止する制御線瞬断認識防止回路に関する。
制御装置とこれに接続された端末器との間に所定時間以
下の瞬断が発生した場合、これを切断と認識するのを防
止する制御線瞬断認識防止回路に関する。
通常、端末制御装置と端末器との間は、例えば米国電子
工業会の制定によるＲ３−２３２Ｃケーブルなどを介し
て制御線および信号線が接続されるが、システムを良好
に運用するためにはこれらが正常に接続されているか否
かを常に監視する必要がある。このため、特定の制御線
からの信号を監視し、例えばこれが“１”のときは正常
、“Ｏ″のときは切断状態であると判断することにより
、これら端末制御装置と端末器の接続状態を監視するこ
とが多い。
工業会の制定によるＲ３−２３２Ｃケーブルなどを介し
て制御線および信号線が接続されるが、システムを良好
に運用するためにはこれらが正常に接続されているか否
かを常に監視する必要がある。このため、特定の制御線
からの信号を監視し、例えばこれが“１”のときは正常
、“Ｏ″のときは切断状態であると判断することにより
、これら端末制御装置と端末器の接続状態を監視するこ
とが多い。
ところで、こうしたシステムには外乱などによるノイズ
がつきもので、当然、制御線にも入ってくるため、制御
線が切断されていないにもかかわらず、前記した信号が
“０”を示すことがある。
がつきもので、当然、制御線にも入ってくるため、制御
線が切断されていないにもかかわらず、前記した信号が
“０”を示すことがある。
そこで、この信号の“０″レベルの期間が所定の時間に
満たない場合は切断と認識しないようにする必要がある
。
満たない場合は切断と認識しないようにする必要がある
。
このため、従来、端末制御装置内に制御線瞬断認識防止
回路を設け、マイクロプロセッサを使用したプログラム
により制御線の状態を周期的に監視する方法をとってい
た。そして、“Ｏ”状態が所定回数連続して検出された
場合に確実な切断と判断し、そうでない場合は正常と判
断するようにしていた。
回路を設け、マイクロプロセッサを使用したプログラム
により制御線の状態を周期的に監視する方法をとってい
た。そして、“Ｏ”状態が所定回数連続して検出された
場合に確実な切断と判断し、そうでない場合は正常と判
断するようにしていた。
このように従来の制御線瞬断認識防止回路では、マイク
ロプロセッサを用いたプログラムにより制御線の監視を
行い、制御線からの“０”信号が何回目であるのか、ま
たこれが連続したものなのかなどの判断を行う必要があ
るため、プログラムが複雑になるという欠点があった。
ロプロセッサを用いたプログラムにより制御線の監視を
行い、制御線からの“０”信号が何回目であるのか、ま
たこれが連続したものなのかなどの判断を行う必要があ
るため、プログラムが複雑になるという欠点があった。
従って、マイクロプロセッサに対する負担が増大すると
いう問題があった。
いう問題があった。
そこで本発明の目的は、マイクロプロセッサの負担を増
大させることなく、制御線が切断したと誤認するのを防
止することができる制御線瞬断認識防止回路を提供する
ことにある。
大させることなく、制御線が切断したと誤認するのを防
止することができる制御線瞬断認識防止回路を提供する
ことにある。
本発明では、（ｉ）装置間の制御線の切断を認識するた
めの基準となる切断認識時間を設定する設定手段と、（
ｉｉ ）この設定された切断認識時間を所定の数に分周
したクロックパルスを出力するクロックパルス発生手段
と、（ｉｉｉ ）このクロックパルスのタイミングで制
御線からの信号をそれぞれ異なった時間だけ遅延させ、
所定の数と同数の遅延信号を出力する遅延手段と、（ｉ
ｖ）この遅延手段から出力された複数の遅延信号の論理
をとり制御線の状態を監視する監視手段と、（ｖ）この
監視手段の出力した信号により制御線が切断状態か否か
を判断する判定手段とを制御線瞬断認識防止回路に具備
させる。
めの基準となる切断認識時間を設定する設定手段と、（
ｉｉ ）この設定された切断認識時間を所定の数に分周
したクロックパルスを出力するクロックパルス発生手段
と、（ｉｉｉ ）このクロックパルスのタイミングで制
御線からの信号をそれぞれ異なった時間だけ遅延させ、
所定の数と同数の遅延信号を出力する遅延手段と、（ｉ
ｖ）この遅延手段から出力された複数の遅延信号の論理
をとり制御線の状態を監視する監視手段と、（ｖ）この
監視手段の出力した信号により制御線が切断状態か否か
を判断する判定手段とを制御線瞬断認識防止回路に具備
させる。
そして、本発明では、遅延手段が出力する複数の遅延信
号の論理をとることで、あらかじめ設定された時間と瞬
断が継続した時間との比較を行い、この設定時間以下の
瞬断に対しては切断と判断することを防止する。
号の論理をとることで、あらかじめ設定された時間と瞬
断が継続した時間との比較を行い、この設定時間以下の
瞬断に対しては切断と判断することを防止する。
以下、実施例につき本発明の詳細な説明する。
第１図は、本発明の一実施例における制御線瞬断認識防
止回路とその周辺部を表わしたものである。
止回路とその周辺部を表わしたものである。
この制御線瞬断認識防止回路で、端末制御装置１１と端
末器１２とは制御線２１で接続され、正常時の制御線２
１は常に“１″レベルに保持されている。
末器１２とは制御線２１で接続され、正常時の制御線２
１は常に“１″レベルに保持されている。
端末制御装置１１内のマイクロプロセッサ１５は、デー
タバス２２を介してタイムカウンタ１４と接続されてい
る。このタイムカウンタ１４の出力側は２つに分岐され
、１つはシフトレジスタ１３のクロック入力端子ＣＫに
、他方はインバータ１８を経てフリップフロップ１７の
クロック入力端子ＣＫに接続されている。
タバス２２を介してタイムカウンタ１４と接続されてい
る。このタイムカウンタ１４の出力側は２つに分岐され
、１つはシフトレジスタ１３のクロック入力端子ＣＫに
、他方はインバータ１８を経てフリップフロップ１７の
クロック入力端子ＣＫに接続されている。
シフトレジスタ１３は４ビツト構成で、その入力端子り
には端末器１２からの制御線２１が接続されている。そ
して、このシフトレジスタ１３の各出力段から出力され
る４本の遅延信号２４はすべてオアゲート１６に入力さ
れる。
には端末器１２からの制御線２１が接続されている。そ
して、このシフトレジスタ１３の各出力段から出力され
る４本の遅延信号２４はすべてオアゲート１６に入力さ
れる。
フリップフロップ１７のデータ入力端子りはオアゲート
１６の出力側に接続され、出力側はデータバス２２に接
続されている。
１６の出力側に接続され、出力側はデータバス２２に接
続されている。
以上のような構成の制御線瞬断認識防止回路の動作を説
明する。
明する。
システムが初期化されると、マイクロプロセッサ１５か
らタイムカウンタ１４に対し、基準クロックを発生させ
るための指示がデータバス２２を介して与えられる。こ
れにより、タイムカウンタ１４は、制御線の切断の判断
基準となる切断認識時間を４分周したクロックパルス信
号２３（第２図ｂ）を出力する。
らタイムカウンタ１４に対し、基準クロックを発生させ
るための指示がデータバス２２を介して与えられる。こ
れにより、タイムカウンタ１４は、制御線の切断の判断
基準となる切断認識時間を４分周したクロックパルス信
号２３（第２図ｂ）を出力する。
まず第２図を基に、基準となる切断認識時間以下の継続
時間をもつ“Ｏ“レベル信号が制御線２１上に表出した
場合の動作を説明する。
時間をもつ“Ｏ“レベル信号が制御線２１上に表出した
場合の動作を説明する。
コノ“０”レベル信号（第２図ａ）がシフトレジスタ１
３の入力端子に入力されると、タイムカウンタ１４から
のクロックパルス信号２３（第２図ｂ）の立ち上がりの
タイミングにより順次シフトされ、それぞれ異なった遅
延時間をもつ４個の遅延信号２４（第２図ｃ −ｆ ）
が出力される。これらの遅延信号２４はすべてオアゲー
）１６に入力される。
３の入力端子に入力されると、タイムカウンタ１４から
のクロックパルス信号２３（第２図ｂ）の立ち上がりの
タイミングにより順次シフトされ、それぞれ異なった遅
延時間をもつ４個の遅延信号２４（第２図ｃ −ｆ ）
が出力される。これらの遅延信号２４はすべてオアゲー
）１６に入力される。
この場合、制御線２１からの“０”レベルの時間はクロ
ックパルス信号２３の４周期分以下となっているため、
４個の遅延信号２４ （同図Ｃ〜ｆ）がすべて“０”レ
ベルになることはない。
ックパルス信号２３の４周期分以下となっているため、
４個の遅延信号２４ （同図Ｃ〜ｆ）がすべて“０”レ
ベルになることはない。
従って、オアゲート１６からの出力信号２５（同図ｇ）
は常に“１″レベルとなる。この出力信号２５は、フリ
ップフロップ１７により、クロックパルス信号２３の立
ち下がりのタイミングでラッチされ、常時“１″レベル
を示す信号としてデータバス２２に送出される（同図ｉ
）。
は常に“１″レベルとなる。この出力信号２５は、フリ
ップフロップ１７により、クロックパルス信号２３の立
ち下がりのタイミングでラッチされ、常時“１″レベル
を示す信号としてデータバス２２に送出される（同図ｉ
）。
このとき、遅延信号２４（第２図ｃ、ｄ）の微妙な誤差
により、オアゲート１６からの出力信号２５が瞬間的に
“０”レベルとなる可能性もあるが〈第２図ｈ）、フリ
ップフロップ１７はクロックパルス信号２３の立ち下が
りのタイミングでデータのラッチを行っているので、こ
のフリップフロップ１７の出力が“０”となることはな
い。
により、オアゲート１６からの出力信号２５が瞬間的に
“０”レベルとなる可能性もあるが〈第２図ｈ）、フリ
ップフロップ１７はクロックパルス信号２３の立ち下が
りのタイミングでデータのラッチを行っているので、こ
のフリップフロップ１７の出力が“０”となることはな
い。
そして、このフリップフロップ１７から出力された信号
は、データバス２２を介してマイクロプロセッサ１５に
取り込まれる。
は、データバス２２を介してマイクロプロセッサ１５に
取り込まれる。
この信号は常に“１”レベルを示すので、マイクロプロ
セッサ１５がどのような周期で読み込んでも“０”レベ
ルが検出されることはなく、端末制御装置１１は端末器
１２が正常に実装されていると認識することになる。
セッサ１５がどのような周期で読み込んでも“０”レベ
ルが検出されることはなく、端末制御装置１１は端末器
１２が正常に実装されていると認識することになる。
次に、第３図を基に、基準となる切断認識時間以上の継
続時間をもつ“０”レベル信号が制御線２１上に表出し
た場合の動作を説明する。
続時間をもつ“０”レベル信号が制御線２１上に表出し
た場合の動作を説明する。
コノ“Ｏ″レベル（１３図ｊ）がシフトレジスタ１３０
入力端子に入力されると、タイムカウンタ１４からのク
ロックパルス信号２３（第３図ｋ）の立ち上がりのタイ
ミングにより順次シフトされ、それぞれ異なった遅延時
間をもつ４個の遅延信号２４（第３図１〜０）が出力さ
れる。これらの遅延信号２４はすべてオアゲート１６に
入力される。
入力端子に入力されると、タイムカウンタ１４からのク
ロックパルス信号２３（第３図ｋ）の立ち上がりのタイ
ミングにより順次シフトされ、それぞれ異なった遅延時
間をもつ４個の遅延信号２４（第３図１〜０）が出力さ
れる。これらの遅延信号２４はすべてオアゲート１６に
入力される。
この場合、制御線２１から取り込まれる信号の０”レベ
ルの期間はクロックパルス信号２３の４周期分以上とな
っているため、４個の遅延信号２４ （同図１〜０）が
すべて“０″レベルになる期間が存在する。従って、オ
アゲート１６からの出力信号２５（同図ｐ）は、この期
間で“Ｏ′″レベルとなる。
ルの期間はクロックパルス信号２３の４周期分以上とな
っているため、４個の遅延信号２４ （同図１〜０）が
すべて“０″レベルになる期間が存在する。従って、オ
アゲート１６からの出力信号２５（同図ｐ）は、この期
間で“Ｏ′″レベルとなる。
この出力信号２５は、フリップ７０ツブ１７により、ク
ロックパルス信号２３の立ち下がりのタイミングでラッ
チされ、“０°レベルの期間をもつ信号としてデータバ
ス２２に送出される（同図ｑ）。そして、マイクロプロ
セッサ１５は、この信号が０”レベルの期間をもつこと
を検出する。
ロックパルス信号２３の立ち下がりのタイミングでラッ
チされ、“０°レベルの期間をもつ信号としてデータバ
ス２２に送出される（同図ｑ）。そして、マイクロプロ
セッサ１５は、この信号が０”レベルの期間をもつこと
を検出する。
これにより、端末制御装置１１は端末器１２が切断され
た状態にあると認識する。
た状態にあると認識する。
以上のようにして、例えば外乱により制御線上に“Ｏ”
レベルの信号が現れても、これがあらかじめ設定された
時間に満たない幅のものであれば制御線の切断と認識さ
れず、設定時間以上の幅の場合は制御線の切断と認識さ
れることになる。
レベルの信号が現れても、これがあらかじめ設定された
時間に満たない幅のものであれば制御線の切断と認識さ
れず、設定時間以上の幅の場合は制御線の切断と認識さ
れることになる。
このように、本実施例によれば、簡単な回路構成で切断
誤認を防止することができる。また一方では、制御線を
サンプリングする時間はプログラム上で設定するため、
簡単に設定および変更ができるという長所がある。
誤認を防止することができる。また一方では、制御線を
サンプリングする時間はプログラム上で設定するため、
簡単に設定および変更ができるという長所がある。
このように、本発明の制御線瞬断認識防止回路によれば
、その動作の大部分をハードウェアで処理するので、制
御線を監視するためのプログラムが簡略化でき、マイク
ロプロセッサの負担を軽減することができるという効果
がある。
、その動作の大部分をハードウェアで処理するので、制
御線を監視するためのプログラムが簡略化でき、マイク
ロプロセッサの負担を軽減することができるという効果
がある。
また、本発明は簡単な回路で構成することができるので
、システム全体としてコストアップを招かずに済むとい
う効果もある。
、システム全体としてコストアップを招かずに済むとい
う効果もある。
図面は本発明の一実施例を説明するためのもので、この
うち第１図は制御線瞬断認識防止回路を表わす回路図、
第２図は制御線が切断状態と認識されない場合の動作を
表わすタイミング図、第３図は制御線が切断状態と認識
される場合の動作を説明するためのタイミング図である
。 １１・・・・・・端末制御装置、１２・・・・・・端末
器、１３・・・・・・シフトレジスタ、 １４・・・・・・タイムカウンタ、 １５・・・・・・マイクロプロセッサ、１６・・・・・
・オアゲート、 １７・・・・・・フリップフロップ、 １８・・・・・・インバータ。
うち第１図は制御線瞬断認識防止回路を表わす回路図、
第２図は制御線が切断状態と認識されない場合の動作を
表わすタイミング図、第３図は制御線が切断状態と認識
される場合の動作を説明するためのタイミング図である
。 １１・・・・・・端末制御装置、１２・・・・・・端末
器、１３・・・・・・シフトレジスタ、 １４・・・・・・タイムカウンタ、 １５・・・・・・マイクロプロセッサ、１６・・・・・
・オアゲート、 １７・・・・・・フリップフロップ、 １８・・・・・・インバータ。
Claims (1)
- 【特許請求の範囲】 装置間の制御線の切断を認識するための基準となる切断
認識時間を設定する設定手段と、この設定された切断認
識時間を所定の数に分周したクロックパルスを出力する
クロックパルス発生手段と、 このクロックパルスが出力されるタイミングで制御線か
らの信号をそれぞれ異なった時間だけ遅延させ、前記所
定の数と同数の遅延信号を出力する遅延手段と、 この遅延手段から出力された複数の遅延信号の論理をと
り制御線の状態を監視する監視手段と、この監視手段の
出力した信号により制御線が切断状態か否かを判断する
判定手段 とを具備することを特徴とする制御線瞬断認識防止回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136114A JP2803167B2 (ja) | 1989-05-31 | 1989-05-31 | 制御線瞬断認識防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136114A JP2803167B2 (ja) | 1989-05-31 | 1989-05-31 | 制御線瞬断認識防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033020A true JPH033020A (ja) | 1991-01-09 |
| JP2803167B2 JP2803167B2 (ja) | 1998-09-24 |
Family
ID=15167626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136114A Expired - Lifetime JP2803167B2 (ja) | 1989-05-31 | 1989-05-31 | 制御線瞬断認識防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803167B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033267A (ja) * | 2012-08-01 | 2014-02-20 | Denso Corp | 演算処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212024A (ja) * | 1983-05-18 | 1984-11-30 | Mitsubishi Electric Corp | 標本化回路 |
| JPH01120115A (ja) * | 1987-11-02 | 1989-05-12 | Mita Ind Co Ltd | 入力制御回路 |
-
1989
- 1989-05-31 JP JP1136114A patent/JP2803167B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212024A (ja) * | 1983-05-18 | 1984-11-30 | Mitsubishi Electric Corp | 標本化回路 |
| JPH01120115A (ja) * | 1987-11-02 | 1989-05-12 | Mita Ind Co Ltd | 入力制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033267A (ja) * | 2012-08-01 | 2014-02-20 | Denso Corp | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803167B2 (ja) | 1998-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1237282B1 (en) | Circuit for the detection of clock signal period abnormalities | |
| US4656634A (en) | Skew insensitive fault detect and signal routing device | |
| US4082218A (en) | Potential failure detecting circuit having improved means for detecting transitions in short duration signals | |
| JPH033020A (ja) | 制御線瞬断認識防止回路 | |
| US5126594A (en) | Voltage spike detection circuit for use in detecting clock edge transitions within a serial communication system | |
| JPS62293441A (ja) | デ−タ出力方式 | |
| JPH0750467B2 (ja) | ワンチップマイクロコンピュータ | |
| JPS6339069A (ja) | デイジタル入出力制御装置の定周期割込み通知方法 | |
| JPS5855535B2 (ja) | 車両用マルチコンピユ−タ装置 | |
| JP2725680B2 (ja) | バス異常検出回路 | |
| JPH10240374A (ja) | クロック異常検出回路 | |
| JP2619939B2 (ja) | 同期パターン検出回路 | |
| JPH10307601A (ja) | Ｃｐｕの出力制御回路 | |
| JPS6327930A (ja) | 割込制御回路 | |
| JPS632922Y2 (ja) | ||
| JPH076545Y2 (ja) | 信号判別回路 | |
| JPH0964829A (ja) | 監視装置 | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH0637741A (ja) | 同期伝送装置 | |
| JPS62232016A (ja) | クロツク断検出回路 | |
| JPH1051284A (ja) | クロック信号の異常検出回路 | |
| JPH0276346A (ja) | パラレルインターフェース受信方式 | |
| JPH05191236A (ja) | クロック断検出回路 | |
| JPH02143340A (ja) | 電子回路の異常監視方法 | |
| JPH0346048A (ja) | データ処理システム |