JPH10307601A - Ｃｐｕの出力制御回路 - Google Patents
Ｃｐｕの出力制御回路Info
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- JPH10307601A JPH10307601A JP11811497A JP11811497A JPH10307601A JP H10307601 A JPH10307601 A JP H10307601A JP 11811497 A JP11811497 A JP 11811497A JP 11811497 A JP11811497 A JP 11811497A JP H10307601 A JPH10307601 A JP H10307601A
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Abstract
(57)【要約】
【課題】 ＣＰＵの動作を監視するウォッチドッグタイ
マはプログラムの周期毎に監視動作を行うので、正常と
判断した直後にＣＰＵが異常になると、次の監視タイミ
ングまでの間に異常な出力がＣＰＵから出力されること
がある。 【解決手段】 まず、ＣＰＵ１を出力信号３０の出力に
続いてクロック出力２３（出力指令信号）を出力するよ
うに仕組む。この出力信号３０を常時は遮断するゲート
１２と、クロック出力２３が正常であるか否かを確認し
て正常であればゲート１２を開いて出力信号３０を出力
させる出力指令信号判定回路１１とを有するフェールセ
ーフ手段５を設ける。
マはプログラムの周期毎に監視動作を行うので、正常と
判断した直後にＣＰＵが異常になると、次の監視タイミ
ングまでの間に異常な出力がＣＰＵから出力されること
がある。 【解決手段】 まず、ＣＰＵ１を出力信号３０の出力に
続いてクロック出力２３（出力指令信号）を出力するよ
うに仕組む。この出力信号３０を常時は遮断するゲート
１２と、クロック出力２３が正常であるか否かを確認し
て正常であればゲート１２を開いて出力信号３０を出力
させる出力指令信号判定回路１１とを有するフェールセ
ーフ手段５を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はマイコンを利用する
電子回路の出力制御における誤出力の防止に関するもの
である。
電子回路の出力制御における誤出力の防止に関するもの
である。
【０００２】
【従来の技術】マイコンを利用した装置の出力制御回路
は、例えば実開平５−８６４９号公報に示されるものが
ある。図９はこの公報のものと類似のＣＰＵの出力制御
回路を示すものである。図において１はＣＰＵで多くの
入出力端子を有するが、ここではポート出力、リセット
（ＲＥＳＥＴ）端子、制御出力を出力する出力ポートの
みを示している。２はＣＰＵ１の動作を監視するために
ＣＰＵ１のポート出力に接続されたウオッチドッグタイ
マ（ＷＤＴ）、３はＣＰＵ１の出力ポートに接続された
出力手段、４はこの装置が制御する他の制御対象装置で
ある。ＣＰＵ１が正常な場合、ポート出力を通じてＷＤ
Ｔ２に一定周期でクリアパルス２１が出力され、ＷＤＴ
２は所定の時間間隔内にクリアパルス２１を次々に受け
ている間はＣＰＵ１が正常と判定する。
は、例えば実開平５−８６４９号公報に示されるものが
ある。図９はこの公報のものと類似のＣＰＵの出力制御
回路を示すものである。図において１はＣＰＵで多くの
入出力端子を有するが、ここではポート出力、リセット
（ＲＥＳＥＴ）端子、制御出力を出力する出力ポートの
みを示している。２はＣＰＵ１の動作を監視するために
ＣＰＵ１のポート出力に接続されたウオッチドッグタイ
マ（ＷＤＴ）、３はＣＰＵ１の出力ポートに接続された
出力手段、４はこの装置が制御する他の制御対象装置で
ある。ＣＰＵ１が正常な場合、ポート出力を通じてＷＤ
Ｔ２に一定周期でクリアパルス２１が出力され、ＷＤＴ
２は所定の時間間隔内にクリアパルス２１を次々に受け
ている間はＣＰＵ１が正常と判定する。
【０００３】ＣＰＵ１が異常になった場合はＣＰＵ１か
らクリアパルス２１が出力されなくなり、ＷＤＴ２がタ
イムアップしてリセット信号２２が発生し、その信号に
よってＣＰＵ１がリセットされる。その後の処理は、例
えばＣＰＵ１がリスタートするとか、ＣＰＵ１を停止さ
せたりするとか様々な方法があるが、この発明には直接
関係がないので詳細な説明は省略する。
らクリアパルス２１が出力されなくなり、ＷＤＴ２がタ
イムアップしてリセット信号２２が発生し、その信号に
よってＣＰＵ１がリセットされる。その後の処理は、例
えばＣＰＵ１がリスタートするとか、ＣＰＵ１を停止さ
せたりするとか様々な方法があるが、この発明には直接
関係がないので詳細な説明は省略する。
【０００４】図１０に図９のシステムが動作していると
きの一般的なプログラムのフローを示す。また、図１１
にそのタイムチャートを示す。図に於いてメイン処理
（Ｓ２）で制御出力が行われるが、プログラムフローを
周回するたびにメイン処理（Ｓ２）とＷＤＴ２によるチ
ェック（Ｓ３）とが交互に行われるので、ＷＤＴ２への
クリアパルス２１を出力した直後（つまりＣＰＵ１が正
常と判断した直後）にＣＰＵ異常が発生した場合は、次
にＷＤＴ２でＣＰＵ異常を検出するまでの間はＣＰＵ異
常がわからず、リセットがかからないので、その間に誤
った出力動作をする可能性があった。なお、ここで言う
ＣＰＵ異常の種類は、勿論ＣＰＵ１が出力を出す動作だ
けは出来るという種類のものに限られている。出力信号
３０を出すべき時になにも出さないと言うのも誤出力の
一種である。そして、結果として、ＷＤＴ２が監視の役
に立たないと言うことになる。
きの一般的なプログラムのフローを示す。また、図１１
にそのタイムチャートを示す。図に於いてメイン処理
（Ｓ２）で制御出力が行われるが、プログラムフローを
周回するたびにメイン処理（Ｓ２）とＷＤＴ２によるチ
ェック（Ｓ３）とが交互に行われるので、ＷＤＴ２への
クリアパルス２１を出力した直後（つまりＣＰＵ１が正
常と判断した直後）にＣＰＵ異常が発生した場合は、次
にＷＤＴ２でＣＰＵ異常を検出するまでの間はＣＰＵ異
常がわからず、リセットがかからないので、その間に誤
った出力動作をする可能性があった。なお、ここで言う
ＣＰＵ異常の種類は、勿論ＣＰＵ１が出力を出す動作だ
けは出来るという種類のものに限られている。出力信号
３０を出すべき時になにも出さないと言うのも誤出力の
一種である。そして、結果として、ＷＤＴ２が監視の役
に立たないと言うことになる。
【０００５】
【発明が解決しようとする課題】従来の、ＣＰＵの動作
を監視するウォッチドッグタイマを有するＣＰＵにおい
て、出力制御回路は以上のように構成されていたので、
ＣＰＵが異常となった後、ウォッチドッグタイマが異常
検出信号を出力するまでの間に、ＣＰＵから誤出力信号
が出力されてしまう場合があるという問題があった。こ
の発明は、クリアパルスが出力された直後（つまりＣＰ
Ｕの動作監視を行って、正常と判断した直後）にＣＰＵ
異常が発生した場合でも、誤った出力信号が送出される
恐れのないＣＰＵの出力制御回路を得ようとするもので
ある。
を監視するウォッチドッグタイマを有するＣＰＵにおい
て、出力制御回路は以上のように構成されていたので、
ＣＰＵが異常となった後、ウォッチドッグタイマが異常
検出信号を出力するまでの間に、ＣＰＵから誤出力信号
が出力されてしまう場合があるという問題があった。こ
の発明は、クリアパルスが出力された直後（つまりＣＰ
Ｕの動作監視を行って、正常と判断した直後）にＣＰＵ
異常が発生した場合でも、誤った出力信号が送出される
恐れのないＣＰＵの出力制御回路を得ようとするもので
ある。
【０００６】
【課題を解決するための手段】第１の発明によるＣＰＵ
の出力制御回路は、ＣＰＵと、このＣＰＵの動作をクリ
ア信号を基に監視して異常を発見したとき信号を発する
ウォッチドッグタイマと、このＣＰＵの出力信号を外部
に出力する出力手段とを有するＣＰＵの出力制御回路で
あって、前記ＣＰＵを、前記出力信号の出力に続いて前
記出力信号を前記出力手段に出力することを指令する出
力指令信号を送出するよう構成するとともに、前記ＣＰ
Ｕとは別のハードウェアで構成され、前記出力指令信号
があらかじめ定めた信号仕様に一致するか否かを判定す
る出力指令信号判定回路と、前記ＣＰＵと前記出力手段
との間に挿入され、前記出力指令信号判定回路が前記Ｃ
ＰＵから送出された前記出力指令信号を正規であると判
定した場合にのみ、前記出力信号を前記出力手段に接続
するゲートとを有するフェールセーフ手段を有するもの
である。
の出力制御回路は、ＣＰＵと、このＣＰＵの動作をクリ
ア信号を基に監視して異常を発見したとき信号を発する
ウォッチドッグタイマと、このＣＰＵの出力信号を外部
に出力する出力手段とを有するＣＰＵの出力制御回路で
あって、前記ＣＰＵを、前記出力信号の出力に続いて前
記出力信号を前記出力手段に出力することを指令する出
力指令信号を送出するよう構成するとともに、前記ＣＰ
Ｕとは別のハードウェアで構成され、前記出力指令信号
があらかじめ定めた信号仕様に一致するか否かを判定す
る出力指令信号判定回路と、前記ＣＰＵと前記出力手段
との間に挿入され、前記出力指令信号判定回路が前記Ｃ
ＰＵから送出された前記出力指令信号を正規であると判
定した場合にのみ、前記出力信号を前記出力手段に接続
するゲートとを有するフェールセーフ手段を有するもの
である。
【０００７】第２の発明によるＣＰＵの出力制御回路
は、その出力指令信号が、所定の時間長さ以内に出力さ
れる複数のパルス信号で構成されているものである。
は、その出力指令信号が、所定の時間長さ以内に出力さ
れる複数のパルス信号で構成されているものである。
【０００８】第３の発明によるＣＰＵの出力制御回路
は、ＣＰＵと、このＣＰＵの動作をクリア信号を基に監
視して異常を発見したとき信号を発するウォッチドッグ
タイマと、このＣＰＵの出力信号を外部に出力する出力
手段とを有するＣＰＵの出力制御回路であって、前記Ｃ
ＰＵを、前記出力信号の出力に続いて前記出力信号を前
記出力手段に出力することを指令する出力指令信号を送
出するよう構成するとともに、前記ＣＰＵとは別のハー
ドウェアで構成され、前記出力指令信号があらかじめ定
めた信号仕様に一致するか否かを判定する出力指令信号
判定回路と、前記ＣＰＵと前記出力手段との間に挿入さ
れ、前記ＣＰＵからの出力信号を記憶するとともに、前
記出力指令信号判定回路が前記ＣＰＵから送出された前
記出力指令信号を正規であると判定した場合にのみ記憶
した前記出力信号を前記出力手段に出力する記憶回路と
を有するものである。
は、ＣＰＵと、このＣＰＵの動作をクリア信号を基に監
視して異常を発見したとき信号を発するウォッチドッグ
タイマと、このＣＰＵの出力信号を外部に出力する出力
手段とを有するＣＰＵの出力制御回路であって、前記Ｃ
ＰＵを、前記出力信号の出力に続いて前記出力信号を前
記出力手段に出力することを指令する出力指令信号を送
出するよう構成するとともに、前記ＣＰＵとは別のハー
ドウェアで構成され、前記出力指令信号があらかじめ定
めた信号仕様に一致するか否かを判定する出力指令信号
判定回路と、前記ＣＰＵと前記出力手段との間に挿入さ
れ、前記ＣＰＵからの出力信号を記憶するとともに、前
記出力指令信号判定回路が前記ＣＰＵから送出された前
記出力指令信号を正規であると判定した場合にのみ記憶
した前記出力信号を前記出力手段に出力する記憶回路と
を有するものである。
【０００９】第４の発明によるＣＰＵの出力制御回路の
ＣＰＵは、出力信号と出力指令信号との間に、この出力
信号を記憶するための記憶指令信号を出力するものであ
り、フェールセーフ手段の出力指令信号判定回路は、前
記ＣＰＵから受けた前記記憶指令信号が正規か否かの判
定をも行うものであり、前記フェールセーフ手段の記憶
回路は前記出力指令信号判定回路が前記記憶指令信号を
正規と判定した場合のみ出力信号を記憶するものであ
る。
ＣＰＵは、出力信号と出力指令信号との間に、この出力
信号を記憶するための記憶指令信号を出力するものであ
り、フェールセーフ手段の出力指令信号判定回路は、前
記ＣＰＵから受けた前記記憶指令信号が正規か否かの判
定をも行うものであり、前記フェールセーフ手段の記憶
回路は前記出力指令信号判定回路が前記記憶指令信号を
正規と判定した場合のみ出力信号を記憶するものであ
る。
【００１０】
【発明の実施の形態】 実施の形態１．図１に本発明のブロック図を示す。図１
において１はＣＰＵであり、多くの入力端子を有する
が、ここでは少なくともＷＤＴクリア信号２１を出力す
るポート出力、制御出力信号３０を出力する出力ポー
ト、リセット信号２２の入力端子、並びにクロック出力
信号２３（以下クロック出力という）を出力するクロッ
ク出力端子を有し、正常時にはプログラムの１周期毎に
ＷＤＴクリアパルス２１をポート出力に出力している。
なお、以下の説明において、クロック出力２３は信号の
受け側から見てクロック入力２３と呼ぶ場合もあるが同
じである。２は前記ＷＤＴクリアパルス２１を受けて、
ＣＰＵ１の異常を監視するウオッチドッグタイマ回路
（以下、ＷＤＴと言う）である。ウオッチドッグタイマ
回路の機能やクリア信号２１については良く知られてい
るので詳細な説明は省略する。３は出力手段でＣＰＵ１
の制御出力信号３０を制御に都合の良い例えば大電流接
点信号などに変換するとともに、信号が更新されるまで
状態を保持するためのものである。４は制御対象で例え
ばヒータとかポンプのモータである。
において１はＣＰＵであり、多くの入力端子を有する
が、ここでは少なくともＷＤＴクリア信号２１を出力す
るポート出力、制御出力信号３０を出力する出力ポー
ト、リセット信号２２の入力端子、並びにクロック出力
信号２３（以下クロック出力という）を出力するクロッ
ク出力端子を有し、正常時にはプログラムの１周期毎に
ＷＤＴクリアパルス２１をポート出力に出力している。
なお、以下の説明において、クロック出力２３は信号の
受け側から見てクロック入力２３と呼ぶ場合もあるが同
じである。２は前記ＷＤＴクリアパルス２１を受けて、
ＣＰＵ１の異常を監視するウオッチドッグタイマ回路
（以下、ＷＤＴと言う）である。ウオッチドッグタイマ
回路の機能やクリア信号２１については良く知られてい
るので詳細な説明は省略する。３は出力手段でＣＰＵ１
の制御出力信号３０を制御に都合の良い例えば大電流接
点信号などに変換するとともに、信号が更新されるまで
状態を保持するためのものである。４は制御対象で例え
ばヒータとかポンプのモータである。
【００１１】５はＣＰＵ１とは別のハードウェア例えば
シーケンシャルロジック等から構成されるフェールセー
フ手段で、図２に詳細を示すように、出力信号３０の入
出力端子とクロック出力２３（出力指令信号２３）の入
力端子と出力指令信号判定回路１１と出力信号３０を遮
断したりあるいは出力手段３へ接続したりするゲート１
２とを持つものである。
シーケンシャルロジック等から構成されるフェールセー
フ手段で、図２に詳細を示すように、出力信号３０の入
出力端子とクロック出力２３（出力指令信号２３）の入
力端子と出力指令信号判定回路１１と出力信号３０を遮
断したりあるいは出力手段３へ接続したりするゲート１
２とを持つものである。
【００１２】出力指令信号判定回路１１は、入力された
クロック出力２３がノイズやＣＰＵ１の誤動作に基づく
間違い信号でないことを確認する（あらかじめ定めた仕
様に一致する信号であるかどうか確認する）ためのもの
で、例えば図２に示すように、クロックを内蔵するカウ
ンター１３などから構成され、クロック出力２３のパル
ス時間長さやパルスの数などがあらかじめ定めたものか
どうかを確認できる。
クロック出力２３がノイズやＣＰＵ１の誤動作に基づく
間違い信号でないことを確認する（あらかじめ定めた仕
様に一致する信号であるかどうか確認する）ためのもの
で、例えば図２に示すように、クロックを内蔵するカウ
ンター１３などから構成され、クロック出力２３のパル
ス時間長さやパルスの数などがあらかじめ定めたものか
どうかを確認できる。
【００１３】次に動作について説明する。図３は図１の
装置のプログラムのフローを、図４はそのタイムチャー
トを示すものである。ＣＰＵ１が正常な時、ＣＰＵ１は
ＷＤＴ２を一定周期でリセットしながらプログラムを永
久ループしている。図３のＳ３０はフェールセーフ手段
５の中でのフローを示している。ＣＰＵ１の出力信号３
０は、フェールセーフ手段５に入力されてもゲート１２
によって遮断され、直ちには出力手段３へは送られな
い。この時、ＣＰＵ１の出力信号３０は出力したまま次
の更新まで保持される。ＣＰＵ１は出力信号３０を送出
した（Ｓ２１）後に、続いて（Ｓ２２）でクロック出力
２３を送出するようにあらかじめプログラムされてい
る。ゲート１２は、あらかじめ定めた特定のクロック出
力２３（出力指令信号に相当する）がクロック入力端子
に入ったことを出力指令信号判定回路１１が確認すれば
（Ｓ３１）、出力信号３０を通過させる（Ｓ３２）。
装置のプログラムのフローを、図４はそのタイムチャー
トを示すものである。ＣＰＵ１が正常な時、ＣＰＵ１は
ＷＤＴ２を一定周期でリセットしながらプログラムを永
久ループしている。図３のＳ３０はフェールセーフ手段
５の中でのフローを示している。ＣＰＵ１の出力信号３
０は、フェールセーフ手段５に入力されてもゲート１２
によって遮断され、直ちには出力手段３へは送られな
い。この時、ＣＰＵ１の出力信号３０は出力したまま次
の更新まで保持される。ＣＰＵ１は出力信号３０を送出
した（Ｓ２１）後に、続いて（Ｓ２２）でクロック出力
２３を送出するようにあらかじめプログラムされてい
る。ゲート１２は、あらかじめ定めた特定のクロック出
力２３（出力指令信号に相当する）がクロック入力端子
に入ったことを出力指令信号判定回路１１が確認すれば
（Ｓ３１）、出力信号３０を通過させる（Ｓ３２）。
【００１４】ここで、出力指令信号判定回路１１は必ず
しもインテリジェントな構成である必要はなく、クロッ
ク出力２３が正常であればゲート１２を開くことが出来
るもの、例えばシーケンスロジックで構成されているも
のでも良い。ＣＰＵ１から出力制御する場合、フェール
セーフ手段５のゲート１２を開くためには、出力信号３
０を出力（Ｓ２１）した後、クロック出力２３を出力す
る（Ｓ２２）というシーケンシャルな動作がなければ開
かない。具体的には、出力信号３０をフェールセーフ手
段５に出力した後、あらかじめ定めたクロック出力２３
をフェールセーフ手段５に与え、且つ、出力指令信号判
定回路１１がクロック出力２３を正規（正常）であると
判定しなければ、フェールセーフ手段５からの出力が行
われない。
しもインテリジェントな構成である必要はなく、クロッ
ク出力２３が正常であればゲート１２を開くことが出来
るもの、例えばシーケンスロジックで構成されているも
のでも良い。ＣＰＵ１から出力制御する場合、フェール
セーフ手段５のゲート１２を開くためには、出力信号３
０を出力（Ｓ２１）した後、クロック出力２３を出力す
る（Ｓ２２）というシーケンシャルな動作がなければ開
かない。具体的には、出力信号３０をフェールセーフ手
段５に出力した後、あらかじめ定めたクロック出力２３
をフェールセーフ手段５に与え、且つ、出力指令信号判
定回路１１がクロック出力２３を正規（正常）であると
判定しなければ、フェールセーフ手段５からの出力が行
われない。
【００１５】次に、ＣＰＵ異常が発生した場合につい
て、図５の異常時タイミングチャートにより説明する。
ＣＰＵ異常が発生するとＷＤＴ２でＣＰＵ異常を検出す
るまでの間のＣＰＵ１の挙動は不定になるため、出力ポ
ートより誤出力を出す。しかし、前述のとおり、出力ポ
ートが出力手段３に直結しておらず、フェールセーフ手
段５内のゲート１２を介さなければ出力されないため
に、ＣＰＵ１の出力ポートからの信号を出力手段３に伝
えるためには、ＣＰＵ１からのシーケンシャルな制御
（即ち、制御出力の後、クロック出力２３が出ること）
が、更には、出力指令信号判定回路１１がクロック出力
２３が正規（正常）であると判定することが必要であ
る。
て、図５の異常時タイミングチャートにより説明する。
ＣＰＵ異常が発生するとＷＤＴ２でＣＰＵ異常を検出す
るまでの間のＣＰＵ１の挙動は不定になるため、出力ポ
ートより誤出力を出す。しかし、前述のとおり、出力ポ
ートが出力手段３に直結しておらず、フェールセーフ手
段５内のゲート１２を介さなければ出力されないため
に、ＣＰＵ１の出力ポートからの信号を出力手段３に伝
えるためには、ＣＰＵ１からのシーケンシャルな制御
（即ち、制御出力の後、クロック出力２３が出ること）
が、更には、出力指令信号判定回路１１がクロック出力
２３が正規（正常）であると判定することが必要であ
る。
【００１６】また、クロック出力２３は例えば特定長さ
の１つのパルスであるとか、所定の時間間隔であらかじ
め定めた数の複数のパルスを含むとか、きわめて特徴の
ある信号仕様を有するように構成されている。したがっ
て、ＣＰＵ１が暴走しているにもかかわらず、ＣＰＵ１
がシーケンシャルに正常な形の誤出力をする確率は非常
に低い、また、この期間は最長でもＷＤＴ２が異常を検
出するまでの１周期期間だけであるので、最終的に誤出
力がなされる確率はきわめて低いものとなる。
の１つのパルスであるとか、所定の時間間隔であらかじ
め定めた数の複数のパルスを含むとか、きわめて特徴の
ある信号仕様を有するように構成されている。したがっ
て、ＣＰＵ１が暴走しているにもかかわらず、ＣＰＵ１
がシーケンシャルに正常な形の誤出力をする確率は非常
に低い、また、この期間は最長でもＷＤＴ２が異常を検
出するまでの１周期期間だけであるので、最終的に誤出
力がなされる確率はきわめて低いものとなる。
【００１７】なお、図４、図５ではクロック出力２３
を、所定時間内に出力される２つのパルスで表現してい
るが、これはノイズやＣＰＵ１の誤動作で誤って出力さ
れる可能性のある信号との差が識別しやすい特徴のある
信号であれば何でも良く、例えば、所定の正確な時間長
さのパルスであるとか、所定の時間内にある定めた複数
個のパルスが出力されるようなものとするのが好まし
い。
を、所定時間内に出力される２つのパルスで表現してい
るが、これはノイズやＣＰＵ１の誤動作で誤って出力さ
れる可能性のある信号との差が識別しやすい特徴のある
信号であれば何でも良く、例えば、所定の正確な時間長
さのパルスであるとか、所定の時間内にある定めた複数
個のパルスが出力されるようなものとするのが好まし
い。
【００１８】また、図５においてクロック出力２３はク
リアパルス２１の直後に出力されるように記載している
が、これはクリアパルス２１の直後に故障が発生しても
問題がないことを説明するためであって、クリアパルス
２１とクロック出力２３との間に特定の時間関係が必要
と言うことではない。このように、ＣＰＵ１が異常にな
った場合でもＷＤＴ２のＣＰＵ異常検出不感期間（図５
の異常発生〜故障検出の期間）において、ＣＰＵ１が出
力した誤出力を外部へ出力しない高信頼な機器（システ
ム）を実現できる。
リアパルス２１の直後に出力されるように記載している
が、これはクリアパルス２１の直後に故障が発生しても
問題がないことを説明するためであって、クリアパルス
２１とクロック出力２３との間に特定の時間関係が必要
と言うことではない。このように、ＣＰＵ１が異常にな
った場合でもＷＤＴ２のＣＰＵ異常検出不感期間（図５
の異常発生〜故障検出の期間）において、ＣＰＵ１が出
力した誤出力を外部へ出力しない高信頼な機器（システ
ム）を実現できる。
【００１９】実施の形態２．実施の形態１の図２におい
て、ＣＰＵ１の出力信号を遮断し、条件が整ったときに
出力信号３０を通過させる手段としてゲート１２を用い
たが、例えばメモリー（記憶回路）を用いることでも良
い。即ち、ＣＰＵ１の出力信号３０を一旦記憶回路に記
憶し、続いて出力されるクロック出力２３が正常である
と判定されたら記憶していた出力信号３０を出力手段３
へ送出すればよい。ゲート１２を用いている場合には、
出力信号３０を通過させる時点でＣＰＵ１の出力が正常
であることが必要であるが、一旦記憶回路に記憶する方
法を用いれば、一旦記憶してしまえばその後にＣＰＵ１
の出力３０が異常になっても異常な出力が出力されてし
まうことが無いというメリットがある。
て、ＣＰＵ１の出力信号を遮断し、条件が整ったときに
出力信号３０を通過させる手段としてゲート１２を用い
たが、例えばメモリー（記憶回路）を用いることでも良
い。即ち、ＣＰＵ１の出力信号３０を一旦記憶回路に記
憶し、続いて出力されるクロック出力２３が正常である
と判定されたら記憶していた出力信号３０を出力手段３
へ送出すればよい。ゲート１２を用いている場合には、
出力信号３０を通過させる時点でＣＰＵ１の出力が正常
であることが必要であるが、一旦記憶回路に記憶する方
法を用いれば、一旦記憶してしまえばその後にＣＰＵ１
の出力３０が異常になっても異常な出力が出力されてし
まうことが無いというメリットがある。
【００２０】実施の形態３．ＣＰＵ１の異常の起り方は
様々であるから、ＣＰＵ１が異常であるにも係わらず、
たまたま、クロック出力２３があたかも正常であるかの
ように出力されてしまうと言うことがない訳ではない。
このような場合には実施の形態１、２で示したものの場
合、誤出力が出力されてしまう。そこで、このような偶
然による誤出力の機会を更に減少する方法を図６のブロ
ック図、図７の部分詳細ブロック図、図８のタイミング
チャートに示す。
様々であるから、ＣＰＵ１が異常であるにも係わらず、
たまたま、クロック出力２３があたかも正常であるかの
ように出力されてしまうと言うことがない訳ではない。
このような場合には実施の形態１、２で示したものの場
合、誤出力が出力されてしまう。そこで、このような偶
然による誤出力の機会を更に減少する方法を図６のブロ
ック図、図７の部分詳細ブロック図、図８のタイミング
チャートに示す。
【００２１】図６において、７は実施の形態３による第
２のフェールセーフ手段である。２５はＣＰＵ１から出
力信号３０に続いて出力されるクロックＡ信号で、２６
はクロックＡ信号２５に続いて出力されるクロックＢ信
号である。これらの信号はノイズなどと識別が容易な特
定の信号パターン（信号仕様）を有していて、出力指令
信号を構成している。
２のフェールセーフ手段である。２５はＣＰＵ１から出
力信号３０に続いて出力されるクロックＡ信号で、２６
はクロックＡ信号２５に続いて出力されるクロックＢ信
号である。これらの信号はノイズなどと識別が容易な特
定の信号パターン（信号仕様）を有していて、出力指令
信号を構成している。
【００２２】第２のフェールセーフ手段７はＣＰＵ１と
は異なる別のハードウェアとして構成され、記憶するこ
とと記憶の読出し（即ち出力）とが、それぞれクロック
Ａ信号２５（記憶指令信号に相当）、クロックＢ信号２
６（出力指令信号に相当）によって制御される記憶回路
８を有している。１１は出力指令信号判定回路で、ＣＰ
Ｕ１からクロックＡ信号２５、クロックＢ信号２６が入
力されたとき、これらの信号が前述した特定の仕様に一
致しているか否かを判定するものである。即ち、これら
の信号が正規のものであるか否かを判定するのである。
勿論、クロックＡ信号２５とクロックＢ信号２６とは異
なる形の信号であって何ら差支えない。
は異なる別のハードウェアとして構成され、記憶するこ
とと記憶の読出し（即ち出力）とが、それぞれクロック
Ａ信号２５（記憶指令信号に相当）、クロックＢ信号２
６（出力指令信号に相当）によって制御される記憶回路
８を有している。１１は出力指令信号判定回路で、ＣＰ
Ｕ１からクロックＡ信号２５、クロックＢ信号２６が入
力されたとき、これらの信号が前述した特定の仕様に一
致しているか否かを判定するものである。即ち、これら
の信号が正規のものであるか否かを判定するのである。
勿論、クロックＡ信号２５とクロックＢ信号２６とは異
なる形の信号であって何ら差支えない。
【００２３】そして、ＣＰＵ１から出力信号３０が出力
されても、それが直ちには記憶回路８に記憶されず、Ｃ
ＰＵ１からクロックＡ信号２５が入力され、なおかつ、
それが正規であると判定されなければ記憶されない。更
に、記憶された信号が出力手段３に出力されるために
は、クロックＢ信号２６が入力され、なおかつ、それが
正規であると判定されなければならない。このように、
フェールセーフ手段７は出力信号３０が出力されるため
の条件が２重に必要であるため、誤出力が出力される確
率が実施の形態１のものよりも更に低くなる。クロック
Ｂ信号２６は、記憶回路８から記憶データを読出す指令
であるから記憶読出し指令とも言う。
されても、それが直ちには記憶回路８に記憶されず、Ｃ
ＰＵ１からクロックＡ信号２５が入力され、なおかつ、
それが正規であると判定されなければ記憶されない。更
に、記憶された信号が出力手段３に出力されるために
は、クロックＢ信号２６が入力され、なおかつ、それが
正規であると判定されなければならない。このように、
フェールセーフ手段７は出力信号３０が出力されるため
の条件が２重に必要であるため、誤出力が出力される確
率が実施の形態１のものよりも更に低くなる。クロック
Ｂ信号２６は、記憶回路８から記憶データを読出す指令
であるから記憶読出し指令とも言う。
【００２４】
【発明の効果】本発明の第１の発明によるＣＰＵの出力
制御回路は、出力ポートから出力される出力信号に続い
て、出力指令信号を出力するように構成し、また、出力
信号を出力手段に出力又は遮断するゲートと、正規の出
力指令信号が出力されたか否かを判定する出力指令信号
判定回路を有し、正規の出力指令信号が出力された場合
だけ、前記出力信号を出力手段に出力するフェールセー
フ手段を設けたので、誤出力が出力されてしまう確率が
低くなる。
制御回路は、出力ポートから出力される出力信号に続い
て、出力指令信号を出力するように構成し、また、出力
信号を出力手段に出力又は遮断するゲートと、正規の出
力指令信号が出力されたか否かを判定する出力指令信号
判定回路を有し、正規の出力指令信号が出力された場合
だけ、前記出力信号を出力手段に出力するフェールセー
フ手段を設けたので、誤出力が出力されてしまう確率が
低くなる。
【００２５】第２の発明によれば出力指令信号を特徴あ
るパターンを有する信号（所定の時間長さ以内に出力さ
れる複数のパルス信号で構成されている）としたので、
ＣＰＵが誤動作して出力されてしまうと言う可能性がき
わめて低くなる。
るパターンを有する信号（所定の時間長さ以内に出力さ
れる複数のパルス信号で構成されている）としたので、
ＣＰＵが誤動作して出力されてしまうと言う可能性がき
わめて低くなる。
【００２６】本発明の第３の発明によるＣＰＵの出力制
御回路は、出力ポートから出力される出力信号をフェー
ルセーフ手段内部の記憶回路に記憶し、その後、ＣＰＵ
から出力指令が正常に指令されて初めて、記憶していた
信号を出力するので、ウォッチドッグタイマによる監視
周期の狭間で誤出力が出力されてしまうと言う確率が低
減される。
御回路は、出力ポートから出力される出力信号をフェー
ルセーフ手段内部の記憶回路に記憶し、その後、ＣＰＵ
から出力指令が正常に指令されて初めて、記憶していた
信号を出力するので、ウォッチドッグタイマによる監視
周期の狭間で誤出力が出力されてしまうと言う確率が低
減される。
【００２７】本発明の第４の発明によるＣＰＵの出力制
御回路は、出力ポートから出力される出力信号を、ＣＰ
Ｕから記憶指令が正常に出力されて初めてフェールセー
フ手段内部の記憶回路に記憶し、その後、ＣＰＵから出
力指令が正常に指令されて初めて、記憶していた信号を
出力するので、ウォッチドッグタイマによる監視周期の
狭間で誤出力が出力されてしまうと言う確率が更に低減
される。
御回路は、出力ポートから出力される出力信号を、ＣＰ
Ｕから記憶指令が正常に出力されて初めてフェールセー
フ手段内部の記憶回路に記憶し、その後、ＣＰＵから出
力指令が正常に指令されて初めて、記憶していた信号を
出力するので、ウォッチドッグタイマによる監視周期の
狭間で誤出力が出力されてしまうと言う確率が更に低減
される。
【図１】 この発明の実施の形態１のＣＰＵの出力制御
回路ブロック図である。
回路ブロック図である。
【図２】 図１の回路のフェールセーフ手段の詳細構成
を示す図である。
を示す図である。
【図３】 図１の回路のプログラムのフローチャートで
ある。
ある。
【図４】 図３のフローの正常時のタイミングチャート
である。
である。
【図５】 図３のフローの異常時のタイミングチャート
である。
である。
【図６】 実施の形態３による第２のフェールセーフ手
段のブロック図である。
段のブロック図である。
【図７】 図６の回路の第２のフェールセーフ手段の詳
細構成を示す図である。
細構成を示す図である。
【図８】 図６の第２のフェールセーフ手段の制御タイ
ミングチャートである。
ミングチャートである。
【図９】 ＣＰＵの従来の出力制御回路のブロック図で
ある。
ある。
【図１０】図９の回路のプログラムのフローチャートで
ある。
ある。
【図１１】図１０のフローの動作タイミングチャートで
ある。
ある。
１：ＣＰＵ ２：ウォッチドッグタイマ
（ＷＤＴ） ３：出力手段 ４：制御対象 ５：フェールセーフ手段 ６：記憶回路 ７：第２のフェールセーフ手段 ８：記憶回路 １１：出力指令信号判定回
路 １２：ゲート ２１：ＷＤＴクリア信号 ２２：リセット信号 ２３：クロック出力信号（出力指令信号） ２５：クロックＡ信号（記憶指令信号） ２６：クロックＢ信号（記憶読出し指令信号） ３０：出力信号
（ＷＤＴ） ３：出力手段 ４：制御対象 ５：フェールセーフ手段 ６：記憶回路 ７：第２のフェールセーフ手段 ８：記憶回路 １１：出力指令信号判定回
路 １２：ゲート ２１：ＷＤＴクリア信号 ２２：リセット信号 ２３：クロック出力信号（出力指令信号） ２５：クロックＡ信号（記憶指令信号） ２６：クロックＢ信号（記憶読出し指令信号） ３０：出力信号
Claims (4)
- 【請求項１】 ＣＰＵと、このＣＰＵの動作をクリア信
号を基に監視して異常を発見したとき信号を発するウォ
ッチドッグタイマと、このＣＰＵの出力信号を外部に出
力する出力手段とを有するＣＰＵの出力制御回路であっ
て、 前記ＣＰＵを、前記出力信号の出力に続いて前記出力信
号を前記出力手段に出力することを指令する出力指令信
号を送出するよう構成するとともに、 前記ＣＰＵとは別のハードウェアで構成され、前記出力
指令信号があらかじめ定めた信号仕様に一致するか否か
を判定する出力指令信号判定回路と、前記ＣＰＵと前記
出力手段との間に挿入され、前記出力指令信号判定回路
が前記ＣＰＵから送出された前記出力指令信号を正規で
あると判定した場合にのみ、前記出力信号を前記出力手
段に接続するゲートとを有するフェールセーフ手段を有
することを特徴とするＣＰＵの出力制御回路。 - 【請求項２】 出力指令信号は所定の時間長さ以内に出
力される複数のパルス信号で構成されていることを特徴
とする請求項１に記載のＣＰＵの出力制御回路。 - 【請求項３】 ＣＰＵと、このＣＰＵの動作をクリア信
号を基に監視して異常を発見したとき信号を発するウォ
ッチドッグタイマと、このＣＰＵの出力信号を外部に出
力する出力手段とを有するＣＰＵの出力制御回路であっ
て、 前記ＣＰＵを、前記出力信号の出力に続いて前記出力信
号を前記出力手段に出力することを指令する出力指令信
号を送出するよう構成するとともに、 前記ＣＰＵとは別のハードウェアで構成され、前記出力
指令信号があらかじめ定めた信号仕様に一致するか否か
を判定する出力指令信号判定回路と、前記ＣＰＵと前記
出力手段との間に挿入され、前記ＣＰＵからの出力信号
を記憶するとともに、前記出力指令信号判定回路が前記
ＣＰＵから送出された前記出力指令信号を正規であると
判定した場合にのみ記憶した前記出力信号を前記出力手
段に出力する記憶回路とを有する第２のフェールセーフ
手段を有するものであることを特徴とするＣＰＵの出力
制御回路。 - 【請求項４】 ＣＰＵは、出力信号と出力指令信号との
間に、この出力信号を記憶するための記憶指令信号を出
力するものであり、 第２のフェールセーフ手段の出力指令信号判定回路は、
前記ＣＰＵから受けた前記記憶指令信号が正規か否かの
判定をも行い、かつ、前記第２のフェールセーフ手段の
記憶回路は前記出力指令信号判定回路が前記記憶指令信
号を正規と判定した場合のみ前記出力信号を記憶するも
のであることを特徴とする請求項３に記載のＣＰＵの出
力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811497A JP3367379B2 (ja) | 1997-05-08 | 1997-05-08 | Ｃｐｕの出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11811497A JP3367379B2 (ja) | 1997-05-08 | 1997-05-08 | Ｃｐｕの出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307601A true JPH10307601A (ja) | 1998-11-17 |
| JP3367379B2 JP3367379B2 (ja) | 2003-01-14 |
Family
ID=14728382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11811497A Expired - Lifetime JP3367379B2 (ja) | 1997-05-08 | 1997-05-08 | Ｃｐｕの出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3367379B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| JP2009265711A (ja) * | 2008-04-22 | 2009-11-12 | Hitachi High-Technologies Corp | 制御システム |
-
1997
- 1997-05-08 JP JP11811497A patent/JP3367379B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| JP2009265711A (ja) * | 2008-04-22 | 2009-11-12 | Hitachi High-Technologies Corp | 制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3367379B2 (ja) | 2003-01-14 |
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