JP2803167B2 - 制御線瞬断認識防止回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御線瞬断認識防止回路に係わり、特に端
末制御装置とこれに接続された端末器との間に所定時間
以下の瞬断が発生した場合、これを切断と認識するのを
防止する制御線瞬断認識防止回路に関する。

〔従来の技術〕

通常、端末制御装置と端末器との間は、例えば米国電
子工業会の制定によるRS−232Cケーブルなどを介して制
御線および信号線が接続されるが、システムを良好に運
用するためにはこれらが正常に接続されているか否かを
常に監視する必要がある。このため、特定の制御線から
の信号を監視し、例えばこれが“1"のときは正常、“0"
のときは切断状態であると判断することにより、これら
端末制御装置と端末器の接続状態を監視することが多
い。

ところで、こうしたシステムには外乱などによるノイ
ズがつきもので、当然、制御線にも入ってくるため、制
御線が切断されていないにもかかわらず、前記した信号
が“0"を示すことがある。そこで、この信号の“0"レベ
ルの期間が所定の時間に満たない場合は切断と認識しな
いようにする必要がある。

このため、従来、端末制御装置内に制御線瞬断認識防
止回路を設け、マイクロプロセッサを使用したプログラ
ムにより制御線の状態を周期的に監視する方法をとって
いた。そして、“0"状態が所定回数連続して検出された
場合に確実な切断と判断し、そうでない場合は正常と判
断するようにしていた。

〔発明が解決しようとする課題〕

このように従来の制御線瞬断認識防止回路では、マイ
クロプロセッサを用いたプログラムにより制御線の監視
を行い、制御線からの“0"信号が何回目であるのか、ま
たこれが連続したものなのかなどの判断を行う必要があ
るため、プログラムが複雑になるという欠点があった。
従って、マイクロプロセッサに対する負担が増大すると
いう問題があった。

そかで本発明の目的は、マイクロプロセッサの負担を
増大させることなく、制御線が切断したと誤認するのを
防止することができる制御線瞬断認識防止回路を提供す
ることにある。

〔課題を解決するための手段〕

本発明では、（イ）装置間の制御線の切断を認識する
ための基準となる切断認識時間を任意の時間幅で設定す
る設定手段と、（ロ）この設定された切断認識期間を所
定の数に分周したクロックパルスを出力するクロックパ
ルス発生手段と、（ハ）このクロクパルスが出力される
タイミングで制御線からの信号をそれぞれ異なった時間
だけ遅延させ、前記した所定の数と同数の遅延信号を出
力する遅延手段と、（ニ）この遅延手段から出力された
複数の遅延信号のすべてを並列して入力し、これらが同
時に制御線から送られる信号状態となっているかどうか
をチェックする論理回路と、（ホ）この論理回路の出力
をクロックパルスの出力されるタイミングでラッチして
そのラッチ出力の論理レベルに応じて制御線が切断状態
か否かを判断する判定手段とを制御線瞬断認識防止回路
に具備させる。

すなわち本発明では、設定手段が装置間の制御線の切
断を認識するための基準となる切断認識時間を任意に設
定することができるようにしたので、ノイズの状況等に
応じてこの時間を調整することができる。また、遅延手
段がクロックパルス発生手段の発生させたクロックパル
スをそれぞれ遅延させた信号を作成し、論理回路でこれ
ら作成された信号を並列に入力してこれらが同時に制御
線から送られる信号状態となっているかどうかをチェッ
クすることにし、更にそのチェック結果をクロックパル
スの出力されるタイミングでラッチすることにして、こ
のラッチ出力の論理レベルに応じて制御線が切断状態か
否かを判断することにしたので、設定手段の設定した時
間よりも短いノイズが発生したような場合には、論理回
路からタイミングのずれで瞬間的に制御線が切断状態で
あるかのような出力が出たとしも、判定手段のラッチの
タイミングでこれを取り込まないことで誤動作を防止す
ることができ、制御線の瞬断認識の防止を正確に行うこ
とができる。

〔実施例〕

以下、実施例につき本発明を詳細に説明する。

第１図は、本発明の一実施例における制御線瞬断認識
防止回路とその周辺部を表わしたものである。

この制御線瞬断認識防止回路で、端末制御装置11と端
末器12とは制御線21で接続され、正常時の制御線21は常
に“1"レベルに保持されている。

端末制御装置11内のマイクロプロセッサ15は、データ
バス22を介してタイムカウンタ14と接続されている。こ
のタイムカウンタ14の出力側は２つに分岐され、１つは
シフトレジスタ13のクロック入力端子CKに、他方はイン
バータ18を経てフリップフロップ17のクロック入力端子
CKに接続されている。

シフトレジスタ13は４ビット構成で、その入力端子Ｄ
には端末器12からの制御線21が接続されている。そし
て、このシフトレジスタ13の各出力段から出力される４
本の遅延信号24はすべてオアゲート16に入力される。

フリップフロップ17のデータ入力端子Ｄはオアゲート
16の出力側に接続され、出力側はデータバス22に接続さ
れている。

以上のような構成の制御線瞬断認識防止回路の動作を
説明する。

システムが初期化されると、マイクロプロセッサ15か
らタイムカウンタ14に対し、基準クロックを発生させる
ための指示がデータバス22を介して与えられる。これに
より、タイムカウンタ14は、制御線の切断の判断基準と
なる切断認識時間を４分周したクロックパルス信号23
（第２図ｂ）を出力する。

まず第２図を基に、基準となる切断認識時間以下の継
続時間をもつ“0"レベル信号が制御線21上に表出した場
合の動作を説明する。

この“0"レベル信号（第２図ａ）がシフトレジスタ13
の入力端子に入力されると、タイムカウンタ14からのク
ロックパルス信号23（第２図ｂ）の立ち上がりのタイミ
ングにより順次シフトされ、それぞれ異なった遅延時間
をもつ４個の遅延信号24（第２図ｃ〜ｆ）が出力され
る。これらの遅延信号24はすべてオアゲート16に入力さ
れる。

この場合、制御線21からの“0"レベルの時間はクロッ
クパルス信号23の４周期分以下となっているため、４個
の遅延信号24（同図ｃ〜ｆ）がすべて“0"レベルになる
ことはない。従って、オアゲート16からの出力信号25
（同図ｇ）は常に“1"レベルとなる。この出力信号25
は、フリップフロップ17により。クロックパルス信号23
の立ち上がりのタイミングでラッチされ、常時“1"レベ
ルを示す信号としてデータバス22に送出される（同図
ｉ）。

このとき、遅延信号24（第２図ｃ、ｄ）の微妙な誤差
により、オアゲート16からの出力信号25が瞬間的に“0"
レベルとなる可能性もあるが（第２図ｈ）、フリップフ
ロップ17はクロックパルス信号23の立ち下がりのタイミ
ングでデータのラッチを行っているので、このフリップ
フロップ17の出力が“0"となることはない。

そして、このフリップフロップ17から出力された信号
は、データバス22を介してマイクロプロセッサ15に取り
込まれる。

この信号は常に“1"レベルを示すので、マイクロプロ
セッサ15がどのような周期で読み込んでも“0"レベルが
検出されることはなく、端末制御装置11は端末器12が正
常に実装されていると認識することになる。

次に、第３図を基に、基準となる切断認識時間以上の
継続時間をもつ“0"レベル信号が制御線21上に表出した
場合の動作を説明する。

この“0"レベル信号（第３図ｊ）がシフトレジスタ13
の入力端子に入力されると、タイムカウンタ14からのク
ロックパルス信号23（第３図ｋ）の立ち上がりのタイミ
ングにより順次シフトされ、それぞれ異なった遅延時間
をもつ４個の遅延信号24（第３図ｌ〜ｏ）が出力され
る。これら遅延信号24はすべてオアゲート16に入力され
る。

この場合、制御線21から取り込まれる信号の“0"レベ
ルの期間はクロックパルス信号23の４周期分以上となっ
ているため、４個の遅延信号24（同図ｌ〜ｏ）がすべて
“0"レベルになる期間が存在する。従って、オアケード
16からの出力信号25（同図ｐ）は、この期間で“0"レベ
ルとなる。

この出力信号25は、フリップフロップ17により、クロ
ックパルス信号23の立ち下がりのタイミングでラッチさ
れ、“0"レベルの期間をもつ信号としてデータバス22に
送出される（同図ｑ）。そして、マイクロプロセッサ15
は、この信号が“0"レベルの期間をもつことを検出す
る。

これにより、端末制御装置11は端末器12が切断された
状態にあると認識する。

以上のようにして、例えば外乱により制御線上に“0"
レベルの信号が現れても、これがあらかじめ設定された
時間に満たない幅のものであれば制御線の切断と認識さ
れず、設定時間以上の幅の場合は制御線の切断と認識さ
れることになる。

このように、本実施例によれば、簡単な回路構成で切
断誤認を防止することができる。また一方では、制御線
をサンプリングする時間はプログラム上で設定するた
め、簡単に設定および変更ができるという長所がある。

〔発明の効果〕

このように本発明によれば、設定手段が装置間の制御
線の切断を認識するための基準となる切断認識時間を任
意に設定することができるようにしたので、ノズルの状
況等に応じてこの時間を調整することができる。また、
遅延手段がクロックパルス発生手段の発生させたクロッ
クパルスをそれぞれ遅延させた信号を作成し、論理回路
でこれら作成された信号を並列に入力してこれらが同時
に制御線から送られる信号状態となっているかどうかを
チェックすることにし、更にそのチェック結果をクロッ
クパルスの出力されるタイミングでラッチすることにし
た。そして、このラッチ出力の論理レベルに応じて制御
線が切断状態が否かを判断することにしたので、設定手
段の設定した時間よりも短いノイズが発生したような場
合には、論理回路からタイイングのずれで瞬間的に制御
線が切断状態であるかのような出力が出たとしても、判
定手段のラッチのタイミングでこれを取り込まないこと
で誤動作を防止することができ、制御線の瞬断認識の防
止を正確に行うことができるという効果がある。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもので、この
うち第１図は制御線瞬断認識防止回路を表わす回路図、
第２図は制御線が切断状態と認識されない場合の動作を
表わすタイミング図、第３図は制御線が切断状態と認識
される場合の動作を説明するためのタイミング図であ
る。 11……端末制御装置、12……端末器、 13……シフトレジスタ、 14……タイムカウンタ、 15……マイクロプロセッサ、 16……オアゲート、 17……フリップフロップ、 18……インバータ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】装置間の制御線の切断を認識するための基
   準となる切断認識時間を任意の時間幅で設定する設定手
   段と、 この設定された切断認識時間を所定の数に分周したクロ
   ックパルスを出力するクロックパルス発生手段と、 このクロックパルスが出力されるタイミングで制御線か
   らの信号をそれぞれ異なった時間だけ遅延させ、前記所
   定の数と同数の遅延信号を出力する遅延手段と、 この遅延手段から出力された複数の遅延信号のすべてを
   並列して入力し、これらが同時に制御線から送られる信
   号状態となっているかどうかをチェックする論理回路
   と、 この論理回路の出力を前記クロックパルスの出力される
   タイミングでラッチしてそのラッチ出力の論理レベルに
   応じて前記制御線が切断状態か否かを判断する判定手段 とを具備することを特徴とする制御線瞬断認識防止回
   路。