KR100200821B1

KR100200821B1 - 인터럽트신호의 멀티플렉싱회로

Info

Publication number: KR100200821B1
Application number: KR1019940002730A
Authority: KR
Inventors: 이종영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1994-02-16
Filing date: 1994-02-16
Publication date: 1999-06-15
Also published as: KR950025534A

Abstract

본 발명은 인터럽트신호의 멀티플렉싱회로에 관한 것으로, 특히 복수개의 외부 인터럽트신호를 단일 인터럽트신호로 변환시켜 처리하는 인터럽트 신호의 멀티플렉싱회로에 관한 것이다. 이를 위하여 인터럽트 독출신호를 출력하는 디코더와, 복수개의 인터럽트신호를 저장하고 저장된 인터럽트신호를 데이타 버스에 적재하기위한 버퍼와, 복수개의 인터럽트신호의 초기상태값을 소정 지연 시킨값을 출력하는 지연수단과, 복수개의 인터럽트신호의 초기상태값과 지연수단의 출력값을 비교하여 상이할 경우 마이크로프로세서로 인터럽트신호를 입력하는 비교수단을 구비한다. 따라서 하드웨어 설계시 인터럽트 포트수 한계를 극복할 수 있고, 복수개의 인터럽트신호를 인터럽트 발생시에만 인터럽트 독출신호를 통하여 해당 인터럽트신호를 디코딩함으로 프로그램 작성이 용이하며 동시에 발생한 인터럽트신호에 대한 우선권 제어가 가능하다.

또한 인터럽트신호 발생시 신호의 엣지(Edge)를 정확히 검출할 수 있다.

Description

인터럽트신호의 멀티플렉싱회로

제1도는 종래의 인터럽트신호 처리예를 도시한 블럭도.

제2도는 종래의 인터럽트신호 처리의 다른예를 도시한 블럭도.

제3도는 본 발명의 일실시예에 따른 인터럽트신호의 처리장치의 블럭도.

제4도는 제3도에 따른 타이밍도.

* 도면의 주요부분에 대한 부호 설명

10 : 마이크로프로세서 20 : 디코더

30 : 래치 40 : ROM

50 : 버퍼 60 : 플립플롭

70∼100 : 배타 부논리합소자

본 발명은 인터럽트신호의 멀티플렉싱회로에 관한 것으로, 특히 복수개의 외부 인터럽트신호를 단일 인터럽트신호로 변환시켜 처리하는 인터럽트신호의 멀티플렉싱회로에 관한 것이다.

제1도는 종래의 인터럽트신호 처리예를 도시한 블럭도이다.

제1도는 인터럽트신호를 직접처리하는 예이다. 즉, N개의 외부 인터럽트신호에 따라 마이크로프로세서(10)에서 N개의 인터럽트 포트를 할당한다.

그리고 각각의 인터럽트 서비스 프로그램을 통하여 인터럽트신호를 디코딩한다.

그런데 제1도의 직접처리예는 인터럽트신호의 갯수 N이 큰 경우 많은 수의 인터럽트 포트가 필요하게 되어 단일 마이크로프로세서(10)만으로는 처리가 어렵게되며 하드웨어 설계시 복잡해진다는 문제점이 있었다.

제2도는 종래의 인터럽트신호 처리의 다른예를 도시한 블럭도이다.

제2도는 래치(30)에 입력되는 N개의 회부 인터럽트신호를 계속적으로 폴링(Polling)방식으로 처리하는 예이다. 제2도의 폴링방식 처리예는 인터럽트신호의 갯수 N이 클 경우 주로 사용한다.

즉, 마이크로프로세서(10)는 디코더(20)를 통해 일정 주기마다 래치(30)의 출력 인에이블 포트(OE)를 제어함으로써 래치(30)에 입력되어 있는 현재의 인터럽트신호를 출력시킨다. 그리고 마이크로프로세서(10)는 계속적으로 데이타 버스를 통하여 치(30)에서 출력된 인터럽트신호를 독출하여 인터럽트 발생여부를 판단한다.

그런데 제2도의 처리예는 인터럽트신호의 엣지(Edge)를 정확히 검출하기가 어렵고, 폴링주기 마다 짧은 펄스폭을 가지는 인터럽트신호는 검출못하는 경우가 발생하며, 인터럽트신호 미 발생시에도 마이크로프로세서(10)가 일정 주기마다 계속적으로 래치(30)를 폴링함에 따른 프로그램 상의 애로점이 발생한다는 문제점이 있었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 복수개의 외부 인터럽트신호를 단일 인터럽트신호로 변환시켜 마이크로프로세서에 입력시킴으로써 마이크로 프로세서의 인터럽트 신호의 멀티플렉싱회로를 제공하는데 있다.

본 발명의 다른 목적은 단일 인터럽트 포트로 복수개의 외부 인터럽트신호의 양방향 엣지를 모두 검출할수 있는 인터럽트 신호의 멀티플렉싱회로를 제공하는데 있다.

본 발명의 또 다른 목적은 마이크로 프로세서가 인터럽트 발생시만 입력된 외부 인터럽트신호를 디코딩하는 인터럽트신호의 멀티플렉싱 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 인터럽트동작을 제어하기 위한 마이크로프로세서를 구비한 인터럽트신호의 멀티플렉싱회로에 있어서, 상기 마이크로프로세서에서 출력한 어드레스 신호를 디코딩하여 인터럽트 독출신호를 출력하는 디코더와;

상기 인터럽트 독출신호에 의하여 인에이블되면서 복수개의 인터럽트 신호를 저장하고 저장된 인터럽트신호를 데이타버스에 적재하기 위한 버퍼와;

상기 복수개의 인터럽트신호의 초기상태값을 소정 지연시킨값을 상기 인터럽트 독출신호에 의하여 출력하는 지연수단과;

상기 복수개의 인터럽트신호의 초기상태값과 상기 지연수단의 출력값을 비교하여 상이할 경우 상기 마이크로프로세서로 인터럽트신호를 입력하는 비교수단을 구비함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실예에 대하여 상세히 설명하기로 한다.

제3도는 본 발명의 일실시예에 따른 인터럽트신호의 처리장치의 블럭도이다.

제3도의 인터럽트신호의 처리장치는 멀티플렉싱된 인터럽트신호(/INT)를 인터럽트 포트로 수신하여 처리하는 마이크로프로세서(10)와, 마이크로프로세서(10)의 어드레스신호를 일시적으로 저장하는 래치(30)와, 프로그램을 저장하는 ROM(40)과, 마이크로프로세서(10)의 독출신호(/RD) 또는 기록신호(/WR)발생시마다 어드레스신호를 디코딩하여 필요시 인터럽트 독출신호(/INT RD)를 발생시키는 디코더(20)와 독출신호(/INT RD)와 기록신호(/WR)를 노리곱 처리하는 게이트수단(110,120)과, 인터럽트독출신호(/INT RD) 발생시 입력된 인터럽트신호를 데이타버스에 출력시키기 위한 버퍼(50)와, 인터럽트 독출신호(/RD)에 의해 클럭되면서 현재 입력된 인터럽트 신호를 출력하는 플립플롭(60)과, 현재 입력된 인터럽트 신호를 플립플롭(60)의 출력에 나타나 있는 이전의 인터럽트신호와 비교하는 비교수단(70∼100)으로 구성한다.

비교수단(70∼100)은 복수개의 배타 부논리합소자(Exclusive NOR)로 구성한다.

제4도는 제3도에 따른 타이밍도이다.

제4(a)도는 제1인터럽트 입력신호이고, 제4(b)도는 제 2 인터럽트 입력신호이고, 제4(c)도는 제3인터럽트 입력신호이고, 제4(d)도는 제4인터럽트 입력신호이고, 제4(e)도는 마이크로프로세서(10)에 입력되는 인터럽트tls호(/INT)이고, 제4(f)도는 인터럽트 독출신호(/INT RD)이다.

다음은 제3도의 동작을 제4도와 결부시켜 설명하기로 한다.

초기 전원 투입시 마이크로 프로세서(10)는 제4도의 t1시점에서 디코더(20)에 해당되는 어드레스신호를 출력하여 인터럽트 독출신호(/INT RD)를 로우레벨상태로 만든다. 이때 버퍼는 인터럽트 독출신호 (/INT RD)에 의해 인에이블되면서 제1∼4인터럽트신호의 초기 상태값을 독출하여 저장한다. 동시에 플립플롭(60)은 제1∼4인터럽트 신호의 초기상태값을 출력단으로 전달하여 비교수단의 각 배타 부논리합소자(70∼100)로 입력시킨다. 이때 배타 부논리합소자(70∼100)의 입력은 같은 신호레벨을 유지하므로 인터럽트신호 (/INT)는 하이레벨상태로 되어 마이크로프로세서(10)에는 인터럽트가 발생하지 않는다.

t2시점에서 제1인터럽트신호가 로우레벨로 바뀌면서 제1배타 부논리합소자(70)의 두 입력이 레벨값이 상이하므로 츨력이 로우레벨상태로 되어 인터럽트신호(/NT)가 로우레벨상태로 되고, 이에 따라 마이크로프로세서(10)에는 인터럽트가 발생하게 된다.

마이크로프로세서(10)에 인터럽트가 발생하면 마이크로프로세서(10)는 인터럽트 독출신호 (/INT RD)를 로우레벨상태로 만들어 버퍼(50)를 인에이블하면서 현재의 인터럽트신호를 독출한다. 다음 제1인터럽트신호가 초기상태값과 상이함을 인식하게 되고 그에 따라 제1인터럽트신호 발생시 수행해야 할 동작을 한다. 이와 동시에 플립리플롭(60)은 현재의 제1∼4인터럽트신호레벨을 출력단으로 전달하게 되고 제1배타 부논리합소자(70)의 두 입력은 다시 동일한 레벨상태로 되어 인터럽트신호(/INT)는 다시 하이레벨상태로 복귀된다.

t3시점에서는 제2인터럽트신호와 제3인터럽트신호가 동시에 발생하는 경우이다. 이 경우에서도, 제1배타 부논리합소자(70)와 제2배타 부논리합소자(80)의 각 입력이 상이히므로 인터럽트신호(/INT)가 로우레벨상태로 되어 마이크로프로세서(10)에 인터럽트가 걸린다. 이때 마이크로프로세서(10)는 버퍼(50)를 통해 인터럽트신호를 독출하여 제2인터럽트신호와 제3인터럽트신호가 초기상태값과 상이함을 인식하여 해당 인터럽트동작을 수행한다. 동시에 프립플롭(60)은 현재의 제1∼4인터럽트신호레벨을 출력단으로 전달하게 되고 각 배타 부논리합소자(70∼100)의 두 입력은 다시 동일한 레벨상태로 되어 인터럽트신호(/INT)는 다시 하이레벨상태로 복귀된다.

t4∼t6 시점에서의 인터럽트 발생도 상술한 동작을 그대로 수행한다.

이상에서 상술한 바와같이 본 발명은 복수개의 외부 인터럽트신호를 단일 인터럽트 포트로 멀티플렉싱하여 처리하므로써 하드웨어 설계시 인터럽트 포트수 한계를 극복할 수 있고, 복수개의 인터럽트신호를 인터럽트 발생시에만 인터럽트 독출신호를 통하여 해당 인터럽트신호를 디코딩함으로 프로그램 작성이 용이하며 동시에 발생한 인터럽트신호에 대한 우선권 제어가 가능하다. 또한 인터럽트신호 발생시 신호의 엣지(Edge)를 정확히 검출할 수 있으며 복수개의 인터럽트신호에 대한 양방향(Falling과 Rising)엣지검출이 가능하여 인터럽트신호의 발생 및 복귀상태 감지가 용이하다는 잇점이 있다.

Claims

인터럽트동작을 제어하기 위한 마이크로프로세서(10)를 구비한 인터럽트신호의 멀티플렉싱회로에 있어서, 상기마이크로 프로세서(10)에서 출력한 어드레스 신호를 디코딩하여 인터럽트 독출 신호를 출력하는 디코더(20)와; 상기 인터럽트 독출신호에 의하여 인에이블되면서 복수개의 인터럽트신호를 저장하고 저장된 인터럽트신호를 데이타버스에 적재하기 위한 버퍼(50)와; 상기 복수개의 인터럽트신호의 초기상태값을 소정 지연시킨값을 상기 인터럽트 독출신호에 의하여 출력하는 지연수단(60)과; 상기 복수개의 인터럽트신호의 초기상태값과 상기 지연수단(60)의 출력값을 비교하여 상이할 경우 상기 마이크로프로세서로 인터럽트신호를 입력하는 비교수단(70∼100)을 구비함을 특징으로 하는 인터럽트신호의 멀티플렉싱회로.
제 1항에 있어서, 상기 비교수단(70∼100)은 복수개의 배타 부논리합소자(Exclusive NOR)로 구성됨을 특징으로 하는 인터럽트신호의 멀티플렉싱회로.