SU1126928A1 - Устройство дл последовательного программного управлени - Google Patents

Abstract

1. УСТРОЙСТВО 7ЩЯ ПОСЛЕДОВАТЕЛЬНОГО ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор тактовых импульсов , выход которого соединен .с первым входом вычислительного блока, первый счетчик команд через блок пам ти соединен с первыми входами первого и второго регистров, подключенных .втopы и входами к выходу блока начальной установки, выходы второго регистра подключены к первым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей , выходы входных преобразователей подключены к второму входу вычислительного блока информационные выходы которого соединены с информационными входами выходных преобразователей , отличающеег с   тем, что, с целью упрощени  устройства , в него введены блок задержек , элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первьй RS-триггер, третий счетчик импульсов, блок срав нени  кодов и второй RS-триггер, пр мой выход которого соединен с управл ющим входом второго счетчика импульсов , подключенного выходом к .R-входам первого и второго RS-триггеров , а входами предварительной уста новки - к первым выходам блока задер 3keK , вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первого т счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнени  кодов подключены к выходам первого регистра, S-вход перрого RS-триггера через дешифратор соединен с адресньми выходами второю го регистра и с входами блока задер 3 жек,- входы обнулени  второго и треQD тьего счетчиков импульсов соединень с вькодом блока начальной установю СХ) ки., 2. Устройство по П.1, о т л ич .ающеес  тем, что блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разр дов первого регистра, коммутатор . знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разр дов подключены к первым входам

Description

элементов И первой и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы -элементов И  вл ютс  выходами блока, входы которого подключены к адресным входам коммутаторов по числу разр дов первого регистра.

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  управени  металлорежущим станком.

Известно устройство дл  последовательного программного управлени , содержащее последовательно соединенные генератор тактовых импульсов, счетчик команд, запоминающий блок, регистр команд и блок задани  команд Выход блока задани  команд подключен к второму входу счетчика команд. Второй вход блока задани  соединен с выходом логического операционного блока и с первым входом выходного блока согласовани  и нормировани  сигнала. Второй вход зтого блока через выходной коммутатор соединён с вторым выходом регистра команд и с первым входом входного коммутатора Второй вход этого коммутатора подключен к выходу входного блока согласовани  и нормировани  сигнаов . Третий выход регистра команд одключен кпервому входу логичесого операционного блока. Повышение быстродействи  устройства достигаетс  за счет введени  блока свертки информации, первый вход которого подключен к выходу входного коммутатора, выход - к второму входу логического операционного блока , fL второй и третий входы - к четвертому и п тому выходам ре истра команд, а также за счет того, что блок свертки информации выполнен на логических элементах ИЛИ ИСКЛЮЧАЩЕЕ , ИЛИ и И l.

Недостатком этого устройства  вл етс  узка  область применени ; не позвол ет формировать корректируемые временные команды (задержки),

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство, содержащее в одные

и выходные преобразователи информации , св занные с вычислительным блоком, генератор тактовых импульсов, выход которого подключен к входу вы5 числительного блока и к входу счетчика команд, кодовые выходы которого подключены к входам блока пам тиj выходы последнего соединены с вычислительным блоком. В процессе боты устройства с помощью вычислительного блока из блока пам ти последовательно считываютс  и обрабатываютс  команды программы 2 . Однако последовательность обработки

5 команды, поступающей с входных и выходных преобразователей, обусловлена алгоритмом управлени  и в случае формировани  программируемых временных команд (задержек) требует услож20 нени  вычислительного блока и блока пам ти. Так как при наладке станка возникает необходимость оперативногс изменени  параметров временных команд , то это приводит к увеличению

5 времени предваритель ой наладки и переналадки станка в процессе эксплуата ции.

Цель изобретени  - упрощение устройства за счет сокращени  объема пам ти при использовании временных команд (задержек), параметры которых необходимо ckoppeKTHposaTb во врем  наладки станка.

Поставленна  цель достигаетс 

тем, что в устройство дл  последовательного программного управлени , содержащее генератор тактовых импульсов , выход которого соединен с первым входом вычислительного блока,

первый счетчик импульсов через

блок пам ти соединен с первыми входами первого и второго регистров, подключенных вторыми входами к выходу блока начальной установки,

выходы второго регистра подключены к первым входам вычислительного блок выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к втором входу вычислительного блока, информа ционные выходы которого соединены с информационными входами выходных преобразователей, введены блок задержек , элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первый RSтриггер , третий счетчик импульсов, блок сравнени  кодов и второй RS .триггер, пр мой выход которого соединен с управл юнщм входом второго счетчика импульсоп, подключенного выходом к R-входам первого и второго RS-триггеров, а входами предварительной установки к первым выходам блока задержек, вторые выходы которо го соединены с входами предварительной устано€зки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов, и с первым входом элеме}1та И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первог счетчика импульсов, установочный вход которого соединен с выходом бло ка начальной установки, вторые входы блока сравнени  кодов подключены к выходам первого регистра, S-вход первого RS-триггера через дешифратор соединен с адресными выходами второг регистра и г входами блока задержек входы обнулени  второго и третьего счетчиков,импульсов соединены с выходами блока начальной установки. Блок задержек содержит программны переключатели по числу корректируемы задержек, коммутаторы по числу разр дов первого регистра, коммутатор знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разр дов подключены к первым входам элементов И первого и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы элементов 284 И  вл ютс  выходами блока, входы которого подключеЮ) к адресным входам коммутаторов по числу разр дов первого регистра. Блок задержек содержит программные переключатели по числу корректируемых задержек, коммутаторы по числу разр дов первого регистра, коммутатор знака коррекции, две группы схем И, причем количество элементов И в каждой группе определено количеством коммутаторов, а также инверторов. Адресные входы коккгутаторов, соединенные параллельно в соответствии с номером разр дов, образуют входы блока, информационные входы коммутаторов соединены с выходами программных переклК1чателей. Выходы коммутаторов соединены с первыми входами всех элементов И. Вторые входы первой группы элементов И через инвертор подключены к выходу коммутатора знака коррекции. Вторые входы, второй группы элементов И непосредственно подключены к выходу этого коммутатора . Входы элементов И образуют выходы блока. Коммутатор знака коррекции по своему выполнению конструктивно не отличаетс  от всех остальных коммутаторов. Включение п устройство блока задержек , двух триггеров, элементов И, блока сравнени , дешифратора и двух счетчиков позвол ет уменьшить объем блока пам ти, необходимый дл  программировани  величин задержек. На фиг.1 приведена структурна  схема устройства; на фиг.2 - схема блока задержек, на фиг.З - принципиальна  схема вычислительного блока; на фиг.4 - принципиальна  схема депшфpaTopaJ на фиг.З - принципиальна  схема начальной установки. Устройство содержит генератор тактовЕЛх импульсов 1, элемент И 2 и вычислительный блок 3. Выход элемента И 2 соединен со счетным входом первого счетчика 4, который  вл етс  счетчиком команд, кодовые выходы счетчика, команд 4 соединены с входами адреса блока 5 пам ти, информационные выходы которого соединены с вхо- дами первого регистра 6 и второго 7, а также дешифратор 8, блок 9 задержек, первый RS-триггер 10, счетчик импульсов 11, второй RSтриггер 12, третий счетчик 13 импульсов , блок сравнени  14, ну.одные преобразователи 15, выходные преобра зователи 16, объект управлени  17. Первый регистр 6 предназначен дл  запоминани  кода адреса входа или выхода соответствующего данному шагу программы, второй регистр 7 предназначен дЛ  запоминани  кода операции, которую нужно выполнить на данном шаге программы. Дешифратор 8 предназначен дл  вы влени  кода операции с вьщержкой времени и поэтому только один выход Счетчик 11 импульсов представл ет собой двоичный счетчик с предварительйойустановкой начального состо ни  и установкой в О и осуществл е счет на вычитание. Его разр дность определ етс  величиной необходимой коррекции величины вьщержки времени в сторону ее увеличени . Счетчик импульсов 13 представл ет собой двоичный счетчик, имеющий вход обнулени , а также входы предва рительной установки начального состо ни , соединенные с первыми выхо дами блока 9 задержек. Информационные выходы входных „преобразователей 15 соединены с тре тьим информационным входом вычислительного блока 3, первый выход которого подключен к управл ющему входу а второй выход - к информационному входу выходных преобразователей 16. Блок задержек 9 (фиг.2) содержит программные переключатели 18 по числу разр дов регистра 6, выход которых соединен с информационными входами соответствующих коммутаторов 19 и коммутатора знака коррекции 20, адресные входы которых соединены с выходами соответствующих разр дов регистра 7. Выход коммутатора 20 сое динен через инвертор 21 с вторыгда входами элементов И 22 и непосредственно с вторыми входами элементов И 23, выходы которых соединены с входами предварительной установки счетчика 11, выходы элементов И 22 соединены с входами предварительной установки счетчика 13 Первые входы элементов И 22 и 23 соединены с выходами коммутаторов 19. На фиг.З представлена принципиаль на  схема вычислительного блока 3 состо щего из элемента 24 посто нной пам ти и регистра 25, вход синхронизации которого образует первый вход блока 3. Адресный вход А д., элемента 24 посто нной пам ти образует третий вход вычислительного блока 3, который соедлнен с выходом преобразовател  15. Адресные входы элемента 24 посто нной пам ти А(,- А, образуют вторые входы блока 3, причем число этих входов равно числу, где f количество разр дов регистра 7. Адресный вход элемента 24 соединен с выходом регистра 25. Кроме того, выход регистра 25 образует второй, или информационный, выход блока 3. Информационный вход регкстра 25 соединен с первым выходом элеиента 24 посто нной пам ти. Второй выход элемента 24 образует первый , или управл ющий выход блока 3. Элемент 24 посто нной пам ти предназначен дл  хранени  всех возможных результатов логических операций, выполн емьк блоком 3, и имеет объем пам ти 2 слов по два разр да в каждом. Если число N+2 не превосходит, дес ти, элемент 24 может быть выполнен на одной микросхеме К573РФ1. Регистр 25 предназначен дл  хранени  результата очередной логической операции и имеет дл  данного примера реализации только один разр д . Регистр 25 может быть вьтолнен на одном триггере -R -типа из микросхемы К155ТМ2. На фиг.4 представлена принципиальна  схема дешифратора 8. Дешифратор 8 включает в себ  многовходовой элемент И-НЕ 26, выход которого соединен с входом элемента НЕ 27, S входом триггера 28 к первым входом элемента И-НЕ 29. Выход элементаНЕ 27 соединен с R-входом триггера 28, пр -мой выход которого соединен с вторым входом элемента И-НЕ 29, Входы элемента И-НЕ 26 образуют входы дешифратора 8 и соединены с выходами регистра 7 и с входами блока 9. Число входов элемента И-НЕ 26 равно числу разр дов регистра 7. Вькод элемента Й-НЕ 29 образует выход дешифратора 8, которьй соединен с S-входом триггера 10. Элементы 26,27,29, а также триггер 23 могут быть реализованы на соответствующих элементах серии микросхем К 155. Входы обнулени  счетчиков импуль сов 4,11,13 и регистров 6 и 7 соед нены между собой и подключены к выходу блока начальной установки 30. В блок начальной установки 30 входи RC-цепь, состо ща  из оезистора 31 и конденсатора 32 (фиг.5). Блок начальной установки 30 слутшт дл  фор мировани  импульса сброса в нулевое состо ние счетчиков импульсов 4,11, 13 и регистров 6,7 в первый момент времени после включени  питани  уст ройства . Разр дность регистра 6, блока сравнени  14, счетчика 13, счетчика 11, а также количество элементов И 22, элементов И 3 и количество коммутаторов 19 определ ютс  в конечном итоге числом входов-выходов всего устройства. Разр дность регистра 7 определ етс  количеством команд, необходимых дл  работы вычислительного блока 3, и числом корректируемых задержек. Количество информационных разр дов блока 5 пам ти определ етс  как сумма разр дов регистров 6,7. Программирование операций с выдержкой времени осуществл етс  при помощи двух командных слов: пер вое слово - обычное, состо щее из кода операции с признаком вьщержки времени и адреса входа, воздействие которого необходимо задержать; второе слово состоит из номера задержк определ емого количеством разр дов регистра 7, и величины выдержки вре мени срабатывани , определ емой количеством разр дов регистра 6. Устройство работает следук1пр1м образом. В первый момент времеди после вк чени  питани  устройства с выхода блока начальной установки 30 поступает короткий импульс, который уста навливает в ноль счетчики 4,11,13 и регистры 6 и 7. В результате на первых и вторых входах блока сравнени  14 устанавливают одинаковые нулевые коды. Си налы с выхода блока сравнени  14 устанавливают триггер 12 в единичное состо ние, что приводит к сн тию запрета на счет счетчику импул сов 1И. Так как счетчик 11 предварительно установлен в нулевое состо ние и  вл етс  счетчиком на вычитание , то по первому же импульсу С генератора 1 тактовых импульсов, поступающих на счетный вход счетчика 11, происходит его переполнение. В результате на его выходе переполнени  по вл етс  сигнал, который устанавливает в О триггеры 10 и 12. Нулевое состо ние ftc-триггера 10 разрешает прохождение -тактовых импульсов с генератора 1 через элемент И 2 на счетный вход счетчика 4. Нулевое состо ние триггера 12 снова запрещает счет счетчику 11, перевод  его в режим предварительной установки. После этого устройство гртово к работе. Длительность импульса с выхода, блока начальной установки 30 задаетс  элементами RC31,32 и выбираетс  таким образом, чтобы его окончание произошло позже того момента, когда сработает триггер 12. С выхода генератора 1 тактовых импульсов импульсы посто нной частоты поступают на тактовый вход вычислительного блока 3, на счетные входы счетчиков импульсов 11 и 13 и через элемент И 2 на счетный вход счетчика 4 команд. Счетчик 4 команд состо нием своих разр дов определ ет адрес очередного командного слова наход щегос  в блоке 5 пам ти. Командное слово состоит из двух полей: пол  адреса, разр ды которого записываютс  в регистр 6, и поле кода операции, разр ды которого записываютс  в регистр 7. Устройство может работать в двух режимах: вьшолнение операции без вьщержки времени и вьтолнение операции с вьадержкой времени. В первом режиме RC-триггеры 10 и 12 наход тс  в нулевом состо нии . Сигнал с инверсного выхода триггера 10 разрешает прохождение I счетных импульсов через элемент И 2 на счетный вход счетчика 4 команд . Код операции с регистра .7, поступа  на второй вход вычислительного блока 3, определ ет вид опера1ЩИ над входными данными, поступающими с входных преобразователей 15 на третий вход вычислительного блока 3. Р езультат операции с информационного выхода блока 3 выдаетс  по адресу, определ емому состо нием регистра 6, на информационный вход выходных преобразователей 16. Сигналы с пр мых выходов РС-триггеров 10 И 12 удерживают соответственно счетчики 13 и 11 в режиме предварительной установки, запреща  им счет. Во втором режиме работы устройст ва при наличии в коде операции, наход щемс  в регистре 7, признака зажержки через дешифратор 8 происходит установка триггера 10 в единичное состо ние. Тем самым запрещаетс  прохождение тактовых импульсов с генератора 1 через элемент И на счетный вход счетчика 4 команд. Счетчик 4 команд останавливаетс , фиксиру  в регистрах 6 и 7 следующе командное слово, в котором программируетс  номер и величина вьщержки времени. Одновременно с этим управл щий сигнал с пр мого выхода триггер to переводит счетчик импульсов 13 из режима предварительной устано ки в режим счета. На программньпс переключател х 18,число которых определ етс  количеством корректируемых задержек, задаетс  знак и величина необходимо коррекции. Сигналы с переключателей 18 поразр дно подаютс  на информационные входы коммутаторов 19 велич ны коррекш и временной задержки и информационный вход коммутатора 20 знака этой коррекции. Адресные вход коммутаторов 19 и 20 соединены с вы ходами соответствуюгцих разр дов регистра 7, которые определ ют номер выбранной задержки, коммутиру  величину ее коррекции на первые входы элементов И 22 И 23. Выходы элементов И 22 соединены поразр дно с входами предварительно установки счетчика 13. Это позвол ет задавать начальное состо ние счетчика 13 и тем самым корректировать величину необходимой задержки в сторону уменьшени . Код с выхода счетчика 13 поразр дно поступает на вторые входы блока сравнени  14, на первые входы кото рого поразр дно поступает двоичный код заданной по программе величины задержки из регистра 6, В момент совпадени  кодов по сигналу с выхода блока сравнени  14 триггер 12 устанавливаетс  в единичное сос то ние, в результате на управл ющий вход счетчика 11 поступает разрешение на счет. Исходное состо ние 2810 счетчика 11 определ етс  кодом, выставленным на выходах элемента И 23. Это позвол ет реализовать коррекцию величины выдержки времени в сторону увеличени  за счет дополнительного времени, необходимого дл  уменьшени  содержимого счетчика импульсов 11 от исходного состо ни  до нул , т.е. до выработки на выходе счетчика импульсов 11 сигнала переполнени  по нулевому состо нию. Импульс переполнени  счетчика импульсов 11 устанавливает триггер 10 и 12 снова в нулевое состо ние, разреша  счет счетчику 4 команд и определ   тем самым момент окончани  вьщержки времени. Если дальше в программе запрограммирована команда выдачи сигнала управлени  на соответствующий выход, что обычно имеет место, то эта выдача происходит только через врем , величина которого задана в предьщущем командном слове и скорректирована в сторону уменьшени  или увеличени  в зависимости от положени  програм мных переключателей 18. Вычислительный блок 3 работает следующим образом. Адрес  чейки пам ти элемента 24 посто нной пам ти образован разр дами регистра 7, в котором хранитс  код очередной логической операции , а также состо нием входа устройства , поступающего с выхода преобразовател  15, адресуемого при ;помощн регистра 6. Результат предыдущей логической операции, хран щийс  в регистре 25 и поступающий на (Н+2)-й адресный вход элемента 24, также участвует в адресации результата следукнцей логической операции. Таким образом, информаци , записанна  в  чейках пам ти элемента 24, зависит от результата предьщущей операции, состо ни  соответствующего входа устройства и вида логической операции, которую нужно выполнить над этими двум  операндами . Эта информаци  и  вл етс  результатом очередной логической операции . Этот результат при помощи тактового импульса, поступающего с выхода генератора 1, записьшаетс  в регистр 25 и поступа  на ()-й адресный вход элемента 24, участвует в формировании адреса результата следующей, новой операции, также записанного в элементе 24, Очередное командное слово, выбранное счетчиком 4 команд из блока 5пам ти и состо щее из двух частей, своей операционной частью, записанной в регистре 7, определ ет вид очередной логической операции, вьтол н емой блоком 3, т.е. состо ние адресных входов от А до А элемента 24 посто нной пам ти. Адресна  часть командного слова из блока 5 переписываетс  в регистр 6, который определ ет, с какого ,входа устройства поступает информаци на (N+1)-й адресный вход элемента 24 На (М+2)-м адресном входе элемента 24 в этот момент присутствует резуль тат предьщущей операции с выхода регистра 25. Сформированный таким обра зом адрес из N+2 разр дов определ е адрес  чейки пам ти элемента 24, где хранитс  результат заданной логической операции. Результат очередной операции храшiтc  в регистре 25. Если следующа  операци  не  вл етс  командой вывода результата, то на втором выходе элемента 24 посто нной пам ти отсутству ет управл ющий сигнал, а содержимое регистра 25 участвует в формировании адреса результата следующей операции Если очередна , выбранна  из блока 5, команда  вл етс  командой вывода результата, на втором выходе элемента 24 по вл етс  управл ющий сигнал, поступающий на управл ющий вход выходного преобразовател  16. Этот сигнал разрешает вьщачу результата из регистра 25 через преобразователь 16 на соответствующий выход устройства. Адрес этого выхода задаетс  в адресной части того же командного слова, в операционной части которого записан код операции вывода. Этот адрес с выходов регистра 6поступает на адресные входы выходного преобразовател  16 и определ ет номер выхода устройства, на который нужно вывести сигнал включени  или выключени  соответствуклцего исполнительного элемента объекта управлени  17. Дешифратор 8 работает следующим образом. В первом слове команды вьздержки времени содержитс  код этой команды (в данном примере все единицы). Этот код с выходов регистра 7 поступает на входы элемента И-НЕ 26. На выходе элемента 26 в этом случае будет О поступающий на первБш вход элемента И-НЕ 29 и блокирующий тем самым прохождение сигнала на выход дешифратора 8. Одновременно с этим О поступающий с выхода элемента 26, идет на 5-вход триггера 28, устанавлива  триггер 28 в единичное состо ние. Таким образом, после приема первого слова, содержащего код команды с выдержкой времени, на выходе дешифратора 8 не вьфабатьгеаетс  сигнал дл  установки триггера 10. После приема второго слова команды вьщержки времени в регистре 7 содержитс  номер задержки. Код номера задержки отличаетс  от признака команды с выдержкой времени (достаточно , чтобы хот  бы один из разр дов регистра 7 стал нулевым). В этом (случае на выходе элемента 26 устанавливаетс  1, котора  разрещает прохождение сигнала на выход элемента И-НЕ 29. Этот сигнал устанавливает триггер 10 в единичное состо ние, запреща  тем самым прохождение тактовых импульсов с генератора 1 через элемент И 2 на вход счетчика 4. Одновременно с этим 1 с выхода элемента И-НЕ 26 поступает через элемент НЕ 27 на R-вход триггера 28. Триггер 28 устанавливаетс  в нулевое состо ние, которое оп ть запрещает прохождение сигналов через элемент И-НЕ 29 на вход триггера 10 и устанавливает дешифратор 8 в исходное сое- то ние, подготовив его дл  приема нового признака команды с выдержкой времени. Введение в устройство относительно простого блока задержек, двух триггеров , элементов И, блока сравнени , дешифратора и двух счетчиков позвол ет сократить объем блока пам ти, необходимого дл  программировани  команд с вьздержкой времени и расшир ет функциональные возможности, позвол   проводить оперативную корректировку величин выдержек времени при отладке, эксплуатации и ремонте станков. По сравнению с базовым объектом (серийно примен емый релейный блок управлени , например на станке 2А622Ф2-1) предлагаемое устрой131 СТ8О упрощает автоматику станка и по выполн емым функци м замен ет станцию управлени  станком и блок согласовани  станка с системой УЧПУ, обеспечивает сокращение сроков отладки станков, так как дл  внесени  изменений в алгоритм управлени  станком не требуетс  дополнительный мон126 5 28J4 таж, повышение надежности и увеличение срока службы удобство обслуживани  благодар  модульной конструкции, сокращение сроков монтажа и наладки станков у потребител . Расчетный экономический эффект от внедрени  предлагаемого изобретени  на один станок составит 440 руб.

tPut.Z

От7

(Риг.З

OmJ

2S

num

KJO

29

2г

Claims (2)

1. УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор тактовых импульсов, выход которого соединен с первым входом вычислительного блока, первый счетчик команд через блок памяти соединен с первыми входами первого и второго регистров, подключенных .вторыми входами к выходу блока начальной установки, выходы второго регистра подключены к перв'ым входам вычислительного блока, выходы первого регистра соединены с адресными входами входных и выходных преобразователей, выходы входных преобразователей подключены к второму входу вычислительного блока информационные выходы которого соединены с информационными входами выходных преобразователей, отличающее^ с я тем, что, с целью упрощения устройства, в него введены блок задержек, элемент И, второй счетчик импульсов и последовательно соединенные дешифратор, первый RS-триггер, третий счетчик импульсов, блок срав нения кодов и второй RS-триггер, прямой выход которого соединен с управляющим входом второго счетчика импульсов, подключенного выходом к •R-входам первого и второго RS-триггеров, а входами предварительной уста'новки - к первым выходам блока задержек, вторые выходы которого соединены с входами предварительной установки третьего счетчика импульсов, счетный вход которого соединен с выходом генератора тактовых импульсов, со счетным входом второго счетчика импульсов и с первым входом элемента И, второй вход которого подключен к инверсному выходу первого RS-триггера, а выход - к информационному входу первого счетчика импульсов, установочный вход которого соединен с выходом блока начальной установки, вторые входы блока сравнения кодов подключены к выходам первого регистра, S-вход первого RS-триггера через дешифратор соединен с адресными выходами второго регистра и с входами блока задержек,· входы обнуления второго и третьего счетчиков импульсов соединены с выходом блока начальной установки.

2. Устройство по п.1, о т л ич.а ющ е е с я тем, что блок задержек содержит программные пере-’ ключатели по числу корректируемых задержек, коммутаторы по числу разрядов первого регистра, коммутатор знака коррекции, две группы элементов И и инвертор, информационные входы коммутаторов соединены с выходами программных переключателей, выходы коммутаторов по количеству разрядов подключены к первым входам

SU ,.,1126928 элементов И первой и второй групп, вторые входы первой группы элементов И через инвертор и вторые входы второй группы элементов И непосредственно подключены к выходу коммутатора знака коррекции, выходы элемен· тов И являются выходами блока, входы которого подключены к адресным входам коммутаторов по числу разрядов первого регистра.