JPH0738421A - エラーチェック及び自己訂正を行えるデコードされたカウンタ - Google Patents
エラーチェック及び自己訂正を行えるデコードされたカウンタInfo
- Publication number
- JPH0738421A JPH0738421A JP6162788A JP16278894A JPH0738421A JP H0738421 A JPH0738421 A JP H0738421A JP 6162788 A JP6162788 A JP 6162788A JP 16278894 A JP16278894 A JP 16278894A JP H0738421 A JPH0738421 A JP H0738421A
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- JP
- Japan
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- pull
- flip
- line
- counter
- flop
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 従来のカウンタは使用するフリップフロップ
の数が多いため大きいエリアを必要とし、自己訂正がで
きない。本発明はこれらの欠点のないカウンタを提供す
ることを目的とする。 【構成】 ｎ個のうち第１のものがセットであり、他の
全てが同期的なリセットであるフリップフロップのうち
最後のフリップフロップが全てのフリップフロップに共
通の単一のセット−リセットラインを駆動するようにし
たシフトレジスタと、前記第１のフリップフロップの入
力に接続されたプルアップラインを有するゼロ検出回路
とから成るカウンタ。
の数が多いため大きいエリアを必要とし、自己訂正がで
きない。本発明はこれらの欠点のないカウンタを提供す
ることを目的とする。 【構成】 ｎ個のうち第１のものがセットであり、他の
全てが同期的なリセットであるフリップフロップのうち
最後のフリップフロップが全てのフリップフロップに共
通の単一のセット−リセットラインを駆動するようにし
たシフトレジスタと、前記第１のフリップフロップの入
力に接続されたプルアップラインを有するゼロ検出回路
とから成るカウンタ。
Description
【０００１】
【産業上の利用分野】本発明は、シフトレジスタを使用
しかつカウンタが偶発的に取ることのある無効状態を自
己訂正できるデコードされたカウンタに関する。
しかつカウンタが偶発的に取ることのある無効状態を自
己訂正できるデコードされたカウンタに関する。
【０００２】
【従来技術及びその問題点】シフトレジスタ（ＳＲ）の
応用分野は極めて広くかつ多種でありカウンタも含んで
いる。実際に例えばシフトレジスタ（ＳＲ）の最後のエ
ッジトリガしたＤフリップフロップ（ＦＦ）の出力が第
１のフリップフロップの入力に接続されかつフリップフ
ロップの任意の１個のリセット入力に論理「１」が供給
されると、所謂「Ｎ−モジュール」カウンタが形成さ
れ、ここでＮはシフトレジスタを形成するフリップフロ
ップの数である。本明細書中で頭字語ＣＳＲでも参照す
ることのあるこのタイプのカウンタが図１に概略的に示
されている。
応用分野は極めて広くかつ多種でありカウンタも含んで
いる。実際に例えばシフトレジスタ（ＳＲ）の最後のエ
ッジトリガしたＤフリップフロップ（ＦＦ）の出力が第
１のフリップフロップの入力に接続されかつフリップフ
ロップの任意の１個のリセット入力に論理「１」が供給
されると、所謂「Ｎ−モジュール」カウンタが形成さ
れ、ここでＮはシフトレジスタを形成するフリップフロ
ップの数である。本明細書中で頭字語ＣＳＲでも参照す
ることのあるこのタイプのカウンタが図１に概略的に示
されている。
【０００３】上記のことは、下記の幾つかの欠点のた
め、カウンタを実現するための広く使用される解決法で
はない。 ｉ）シリコンのエリアの要求 Ｎ−モジュールバイナリカウンタはｌｏｇ2 （Ｎ）＋１
（Ｎが２の倍数であればＦＦのｌｏｇ2 （Ｎ）で与えら
れる数で十分である）の整数の部分に等しい数のＦＦを
有するように構成される。これと対照的にシフトレジス
タで構成される等価のカウンタはＮ個のＦＦを必要とす
る。 ii）電力消費 ＣＳＲはより多数のＦＦを必要とするため、より密なタ
イミングシステム（クロックシグナル）を負荷する。
め、カウンタを実現するための広く使用される解決法で
はない。 ｉ）シリコンのエリアの要求 Ｎ−モジュールバイナリカウンタはｌｏｇ2 （Ｎ）＋１
（Ｎが２の倍数であればＦＦのｌｏｇ2 （Ｎ）で与えら
れる数で十分である）の整数の部分に等しい数のＦＦを
有するように構成される。これと対照的にシフトレジス
タで構成される等価のカウンタはＮ個のＦＦを必要とす
る。 ii）電力消費 ＣＳＲはより多数のＦＦを必要とするため、より密なタ
イミングシステム（クロックシグナル）を負荷する。
【０００４】iii)可能な状態の数 Ｎ−モジュールバイナリカウンタは２k 個の可能な状態
を取る（ｋは２k ≧Ｎとなるような最小数である）逆に
ＣＳＲは２N 個の可能な状態を取る。特に乱れのために
単一の「１」が失われるとあるいは第２の「１」が導入
されると、ＣＳＲはそれ自身を「クリーニング」し、正
確な状態に戻ることができない。これら固有の欠点や不
都合にもかかわらず、ＣＳＲは非常に迅速な応答及び対
称なクロック／出力遅れが必要なときに都合良く使用さ
れる。
を取る（ｋは２k ≧Ｎとなるような最小数である）逆に
ＣＳＲは２N 個の可能な状態を取る。特に乱れのために
単一の「１」が失われるとあるいは第２の「１」が導入
されると、ＣＳＲはそれ自身を「クリーニング」し、正
確な状態に戻ることができない。これら固有の欠点や不
都合にもかかわらず、ＣＳＲは非常に迅速な応答及び対
称なクロック／出力遅れが必要なときに都合良く使用さ
れる。
【０００５】実際周期的に１個ずつ「高く」ならなけれ
ばならないＮシグナルを有するとすると、その解決法は
図２に示すようにバイナリカウンタ及びそれに続くＫ→
Ｎデコーダを使用することである。しかしながら代替の
解決法は図１に示すようなＮ−モジュールＣＳＲの使用
である。後者の解決法は多数のＦＦを必要とするが、こ
の場合必要とされるシリコンエリアは、Ｎが大き過ぎな
い限り、第１の解決法で必要とされるエリアとさほど異
ならない。実際に第１の解決法によると、ＦＦのＫの個
数に加えて、第２の解決法がそうであるような全体構造
がモジュール的に構成されていないデコーダを形成する
ことが必要である。更にバイナリカウンタの場合に必要
とされるＫ→Ｎデコーダは遅れを導入しそれを正確に合
わせることが難しく、従って同じスイッチ時間で出力が
スイッチオン及びオフを行う（換言すると出力の対称性
を得ることが困難である）。
ばならないＮシグナルを有するとすると、その解決法は
図２に示すようにバイナリカウンタ及びそれに続くＫ→
Ｎデコーダを使用することである。しかしながら代替の
解決法は図１に示すようなＮ−モジュールＣＳＲの使用
である。後者の解決法は多数のＦＦを必要とするが、こ
の場合必要とされるシリコンエリアは、Ｎが大き過ぎな
い限り、第１の解決法で必要とされるエリアとさほど異
ならない。実際に第１の解決法によると、ＦＦのＫの個
数に加えて、第２の解決法がそうであるような全体構造
がモジュール的に構成されていないデコーダを形成する
ことが必要である。更にバイナリカウンタの場合に必要
とされるＫ→Ｎデコーダは遅れを導入しそれを正確に合
わせることが難しく、従って同じスイッチ時間で出力が
スイッチオン及びオフを行う（換言すると出力の対称性
を得ることが困難である）。
【０００６】ある用途では、出力がスプリアストランジ
ションを受けないことが確保される必要があるという基
本的な重要性が必要であるという他の問題点があり、つ
まり出力シグナルは他の出力のスイッチングの後にスパ
イクがなければならない。好適なカウントコードが使用
されていないと（例えば周知のグレイコード）、デコー
ダがこの問題から全体として逃れられることを保証する
ことは容易ではない。他方、通常の数のバイナリ表示と
異なり、読出コードの使用はカウンタの「レスト」ネッ
トワークを複雑にする。
ションを受けないことが確保される必要があるという基
本的な重要性が必要であるという他の問題点があり、つ
まり出力シグナルは他の出力のスイッチングの後にスパ
イクがなければならない。好適なカウントコードが使用
されていないと（例えば周知のグレイコード）、デコー
ダがこの問題から全体として逃れられることを保証する
ことは容易ではない。他方、通常の数のバイナリ表示と
異なり、読出コードの使用はカウンタの「レスト」ネッ
トワークを複雑にする。
【０００７】対照的に、その代わりにＣＳＲを使用する
と、比較的起こりそうもないことであるが、ＣＳＲが上
記iii)で述べたような違法な（無効な）状態を取ること
を排除できない。換言すると、図１に示したようなＣＳ
Ｒは次の問題点を生じさせる。 Ａ）偶発的な乱れのため、シフトレジスタの単一のＦＦ
より多い数のＦＦが論理「１」を記憶する。この場合同
期のマシンが正確な状態（つまり論理「１」を記憶する
単一のＦＦ）を含むことのない一連の状態を通して生
じ、従って前記マシンは正確でないカウントを継続す
る。
と、比較的起こりそうもないことであるが、ＣＳＲが上
記iii)で述べたような違法な（無効な）状態を取ること
を排除できない。換言すると、図１に示したようなＣＳ
Ｒは次の問題点を生じさせる。 Ａ）偶発的な乱れのため、シフトレジスタの単一のＦＦ
より多い数のＦＦが論理「１」を記憶する。この場合同
期のマシンが正確な状態（つまり論理「１」を記憶する
単一のＦＦ）を含むことのない一連の状態を通して生
じ、従って前記マシンは正確でないカウントを継続す
る。
【０００８】Ｂ）偶発的な乱れのため、シフトレジスタ
を形成するフリップフロップチェーンを通してシフトす
る論理「１」のみが偶発的に消去されることがある。こ
のような場合、同期するマシンは安定な状態に入り、好
適なリセットシグナルを通して動作しないとカウントの
プロセスが停止する。 これら両者の場合、ＣＳＲカウンタはそれ自身を「汚
し」、「クリーン」な条件に戻れなくなる。
を形成するフリップフロップチェーンを通してシフトす
る論理「１」のみが偶発的に消去されることがある。こ
のような場合、同期するマシンは安定な状態に入り、好
適なリセットシグナルを通して動作しないとカウントの
プロセスが停止する。 これら両者の場合、ＣＳＲカウンタはそれ自身を「汚
し」、「クリーン」な条件に戻れなくなる。
【０００９】
【発明の構成】本発明の目的は、違法な状態の発生を認
識しかつクロックサイクルの限定数内で正確な状態に戻
すことにより自己訂正できるシフトレジスタに基づくデ
コードされたカウンタ（ＣＳＲ）を提供することであ
る。この目的は、その１個が「セット」ターミナルを有
し残りの全てが「リセット」ターミナルを有し、かつＳ
Ｒを構成する複数のフリップフロップの最後のものの出
力が全てのフリップフロップで共有される単一の同期的
なセット−リセットラインを駆動するＮ個のフリップフ
ロップ（ＦＦ）から成るシフトレジスタ（ＳＲ）を含ん
で成る本発明のデコードされたカウンタにより完全に達
成される。カウンタを読み出すためのゼロ検出回路は一
般に、Ｎ−入力ＮＯＲゲートから成っている（しかしデ
モルガンの法則により他のタイプの論理ゲートも使用で
きる）。機能的にいうと、前記ゼロ検出回路は全てのフ
リップフロップで共有される「プルアップ」ラインとし
て構成できる。更に該ゼロ検出回路はいわゆる静的又は
動的タイプのいずれであってもよい。後者の場合、該回
路は前記プルアップラインを予備チャージするためのフ
ェーズコントロールラインを使用できる。
識しかつクロックサイクルの限定数内で正確な状態に戻
すことにより自己訂正できるシフトレジスタに基づくデ
コードされたカウンタ（ＣＳＲ）を提供することであ
る。この目的は、その１個が「セット」ターミナルを有
し残りの全てが「リセット」ターミナルを有し、かつＳ
Ｒを構成する複数のフリップフロップの最後のものの出
力が全てのフリップフロップで共有される単一の同期的
なセット−リセットラインを駆動するＮ個のフリップフ
ロップ（ＦＦ）から成るシフトレジスタ（ＳＲ）を含ん
で成る本発明のデコードされたカウンタにより完全に達
成される。カウンタを読み出すためのゼロ検出回路は一
般に、Ｎ−入力ＮＯＲゲートから成っている（しかしデ
モルガンの法則により他のタイプの論理ゲートも使用で
きる）。機能的にいうと、前記ゼロ検出回路は全てのフ
リップフロップで共有される「プルアップ」ラインとし
て構成できる。更に該ゼロ検出回路はいわゆる静的又は
動的タイプのいずれであってもよい。後者の場合、該回
路は前記プルアップラインを予備チャージするためのフ
ェーズコントロールラインを使用できる。
【００１０】本発明の異なった特徴及び利点は添付図面
を参照しながら引き続き行う重要な態様の説明により更
に良好に理解されるであろう。図１は既述の通り、シフ
トレジスタ（ＳＲ）で構成されたカウンタの構造の概略
図である。図２は既述の通り、デコーダが装着された等
価のバイナリカウンタの概略図である。図３は図１のＣ
ＳＲ又は図２のバイナリカウンタのいずれかで得られる
シグナルを示す。図４は本発明による、シフトレジスタ
を有するＮ−モジュール自己訂正機能を有するデコード
されたカウンタの機能的ダイアグラムである。図５は図
４のカウンタ中で使用できる静的タイプのゼロ検出回路
のダイアグラムである。図６は図４のカウンタ中で使用
できる動的タイプのゼロ検出回路のダイアグラムであ
る。図７は本発明による、23モジュールのアップダウ
ン、自己訂正可能なデコードされたカウンタの完全な回
路ダイアグラムを示す。図８は図７のカウンタを形成す
るために使用されるＦＦシフトブロックの等価の機能的
ダイアグラムを示す。図９は図７のカウンタの擬似動作
の結果を示す。
を参照しながら引き続き行う重要な態様の説明により更
に良好に理解されるであろう。図１は既述の通り、シフ
トレジスタ（ＳＲ）で構成されたカウンタの構造の概略
図である。図２は既述の通り、デコーダが装着された等
価のバイナリカウンタの概略図である。図３は図１のＣ
ＳＲ又は図２のバイナリカウンタのいずれかで得られる
シグナルを示す。図４は本発明による、シフトレジスタ
を有するＮ−モジュール自己訂正機能を有するデコード
されたカウンタの機能的ダイアグラムである。図５は図
４のカウンタ中で使用できる静的タイプのゼロ検出回路
のダイアグラムである。図６は図４のカウンタ中で使用
できる動的タイプのゼロ検出回路のダイアグラムであ
る。図７は本発明による、23モジュールのアップダウ
ン、自己訂正可能なデコードされたカウンタの完全な回
路ダイアグラムを示す。図８は図７のカウンタを形成す
るために使用されるＦＦシフトブロックの等価の機能的
ダイアグラムを示す。図９は図７のカウンタの擬似動作
の結果を示す。
【００１１】図４に示した本発明のシフトレジスタを使
用するデコードされたカウンタ（ＣＳＲ）の機能的ダイ
アグラムでは、同期的なセットを有する例えばチェーン
の第１のものを除いて、全てのフリップフロップは同期
的リセットを有するエッジトリガされたＤタイプであ
る。例えばチェーンの第１のものが非同期的なセット
（負荷）を有すること以外は、全てのＦＦは非同期なリ
セット（クリア）手段を有する。セット入力に印加され
るシグナルが高である場合、フリップフロップの出力は
高になる。実際にはカウンタが（後述する通りの）予備
設定された状態でスタートしなければ、非同期的セット
−リセット（クリア／負荷）回路は必要でない。図示の
簡略化のため、図１、２及び４ではクロックラインは示
していない。全てのフリップフロップについてクロック
シグナルは同じであると理解すべきである。
用するデコードされたカウンタ（ＣＳＲ）の機能的ダイ
アグラムでは、同期的なセットを有する例えばチェーン
の第１のものを除いて、全てのフリップフロップは同期
的リセットを有するエッジトリガされたＤタイプであ
る。例えばチェーンの第１のものが非同期的なセット
（負荷）を有すること以外は、全てのＦＦは非同期なリ
セット（クリア）手段を有する。セット入力に印加され
るシグナルが高である場合、フリップフロップの出力は
高になる。実際にはカウンタが（後述する通りの）予備
設定された状態でスタートしなければ、非同期的セット
−リセット（クリア／負荷）回路は必要でない。図示の
簡略化のため、図１、２及び４ではクロックラインは示
していない。全てのフリップフロップについてクロック
シグナルは同じであると理解すべきである。
【００１２】スイッチオンの瞬間又は他の任意の与えら
れた瞬間に、回路（図示せず）はＦＦのチェーン中に単
一の論理「０」を導入すると仮定できる。このような回
路は機能的には「クリア」シグナルの発生器により代表
することができ、このシグナルは非同期的なセット−リ
セットラインを通して、上述した単独のフリップフロッ
プを除いて同時に全てのＦＦに作用し、前記単独のフリ
ップフロップをセットにすることを除き、全てのフリッ
プフロップをリセットにする。その代わりに、このよう
な回路は同期的なセット−リセットラインを高い論理値
にするシグナルを発生する回路により代表されることが
でき、これによりチェーンの第１のＦＦで「１」を負荷
し前記チェーンの他のＦＦで「０」を負荷することがで
きる。
れた瞬間に、回路（図示せず）はＦＦのチェーン中に単
一の論理「０」を導入すると仮定できる。このような回
路は機能的には「クリア」シグナルの発生器により代表
することができ、このシグナルは非同期的なセット−リ
セットラインを通して、上述した単独のフリップフロッ
プを除いて同時に全てのＦＦに作用し、前記単独のフリ
ップフロップをセットにすることを除き、全てのフリッ
プフロップをリセットにする。その代わりに、このよう
な回路は同期的なセット−リセットラインを高い論理値
にするシグナルを発生する回路により代表されることが
でき、これによりチェーンの第１のＦＦで「１」を負荷
し前記チェーンの他のＦＦで「０」を負荷することがで
きる。
【００１３】このような初期状態設定は、後述するよう
に、本発明のＣＳＲの動作に本質的に必要なものではな
いと再度理解されるべきである。本発明のＣＳＲの動作
の原理は次のように纏めることができる。
に、本発明のＣＳＲの動作に本質的に必要なものではな
いと再度理解されるべきである。本発明のＣＳＲの動作
の原理は次のように纏めることができる。
【００１４】乱れがないと、カウンタ構造を循環するシ
グナル「１」がある。従来タイプのＣＳＲのようにチェ
ーンの第１のＦＦのＤ入力に接続される代わりに共通の
セット−リセットラインに接続されているチェーンの最
後のＦＦの出力に前記シグナルが達すると、（その同期
的セットターミナルを通して）値「１」を取るようにさ
れるチェーンの第１のＦＦを除き、全てのＦＦをリセッ
トにする。セット−リセットが同期的であるため、これ
はクロックシグナルの引き続く有用なフロントでのみ起
こる。更に第１のＦＦ（セットであるフリップフロッ
プ）のＤ入力は後述する通り、一般に論理「０」とな
る。従って全システムは、チェーンの最後の出力が第１
のＦＦの入力にフィードバックされる通常のシフトレジ
スタ（ＳＲ）となる（図１に概略的に示したものと機能
的に等価）。
グナル「１」がある。従来タイプのＣＳＲのようにチェ
ーンの第１のＦＦのＤ入力に接続される代わりに共通の
セット−リセットラインに接続されているチェーンの最
後のＦＦの出力に前記シグナルが達すると、（その同期
的セットターミナルを通して）値「１」を取るようにさ
れるチェーンの第１のＦＦを除き、全てのＦＦをリセッ
トにする。セット−リセットが同期的であるため、これ
はクロックシグナルの引き続く有用なフロントでのみ起
こる。更に第１のＦＦ（セットであるフリップフロッ
プ）のＤ入力は後述する通り、一般に論理「０」とな
る。従って全システムは、チェーンの最後の出力が第１
のＦＦの入力にフィードバックされる通常のシフトレジ
スタ（ＳＲ）となる（図１に概略的に示したものと機能
的に等価）。
【００１５】上記した問題Ａの解決法 ２以上のフリップフロップが「１」を含みこれらの
「１」のうち第１のものがチェーンの最後のＦＦに達す
ると、これが上述の同期的なセット−リセット操作を自
動的にトリガし、従って１個を除いて全ての「１」がキ
ャンセルされ、前記１個の「１」は最終的に第１のＦＦ
に存在し、次いで第１のＦＦのセット入力を通る。
「１」のうち第１のものがチェーンの最後のＦＦに達す
ると、これが上述の同期的なセット−リセット操作を自
動的にトリガし、従って１個を除いて全ての「１」がキ
ャンセルされ、前記１個の「１」は最終的に第１のＦＦ
に存在し、次いで第１のＦＦのセット入力を通る。
【００１６】上記した問題Ｂの解決法 ＦＦが「１」を含まないとそれぞれのＦＦで駆動される
全てのスイッチは開き、従ってプルアップラインはその
プルアップデバイスを通して高い論理レベルを有する。
これによりシグナルの連続する有用なフロントでチェー
ンの第１のＦＦがそのＤ入力を通して「１」を負荷し、
従ってＣＳＲの動作の正確な状態が再度確立される。
全てのスイッチは開き、従ってプルアップラインはその
プルアップデバイスを通して高い論理レベルを有する。
これによりシグナルの連続する有用なフロントでチェー
ンの第１のＦＦがそのＤ入力を通して「１」を負荷し、
従ってＣＳＲの動作の正確な状態が再度確立される。
【００１７】本発明のＣＳＲカウンタは、いずれにして
もＮ−２クロックサイクルの後はカウンタが正確な動作
状態を取るため（つまりクロックシグナルのＮ番目の有
用なフロントでは、ＣＳＲは積極的に正確な状態とな
る）、カウンタの初期設定のための回路を必要とする
（明らかにスタートの状態に興味がないときは）ことが
分かる。図４に概略的に示したゼロ検出回路は２種類の
方法で形成できる。ゼロ検出回路を実現するための代替
法の２種類の例が図５及び６に概略的に示されている。
図５には所謂静的タイプのゼロ検出回路の機能的ダイア
グラムが示されている。回路の動作は明瞭であり、説明
は不要であろう。
もＮ−２クロックサイクルの後はカウンタが正確な動作
状態を取るため（つまりクロックシグナルのＮ番目の有
用なフロントでは、ＣＳＲは積極的に正確な状態とな
る）、カウンタの初期設定のための回路を必要とする
（明らかにスタートの状態に興味がないときは）ことが
分かる。図４に概略的に示したゼロ検出回路は２種類の
方法で形成できる。ゼロ検出回路を実現するための代替
法の２種類の例が図５及び６に概略的に示されている。
図５には所謂静的タイプのゼロ検出回路の機能的ダイア
グラムが示されている。回路の動作は明瞭であり、説明
は不要であろう。
【００１８】図６に示したゼロ検出回路は所謂動的タイ
プであり、プルアップラインの予備チャージを可能にす
るフェーズコントロールライン（ｆ）を使用する。カウ
ンタを形成するために使用されるＦＦがマスター−スレ
ーブタイプのときにこのタイプの動的なゼロ検出回路は
都合良く使用される。クロックピリオドのインターバル
の間にマスターラッチは記憶状態にあり（つまり「読
出」状態にない）、その入力が状態を変化させても何も
起こらない。このサイクルのインターバルの間、プルア
ップデバイス（例えばフェーズシグナルｆにより駆動さ
れるｐ−ＭＯＳ）はプルアップラインを予備チャージ
し、これはフェーズシグナルｆによりコントロールされ
る第２の複数のスイッチ（図示の例ではｎ−ＭＯＳトラ
ンジスタ）により、カウンタを構成するＦＦのそれぞれ
の出力Ｑｉにより機能的に駆動されるスイッチから瞬間
的にデカップリングされる。図示の例ではこれはｆ＝０
で起こる。
プであり、プルアップラインの予備チャージを可能にす
るフェーズコントロールライン（ｆ）を使用する。カウ
ンタを形成するために使用されるＦＦがマスター−スレ
ーブタイプのときにこのタイプの動的なゼロ検出回路は
都合良く使用される。クロックピリオドのインターバル
の間にマスターラッチは記憶状態にあり（つまり「読
出」状態にない）、その入力が状態を変化させても何も
起こらない。このサイクルのインターバルの間、プルア
ップデバイス（例えばフェーズシグナルｆにより駆動さ
れるｐ−ＭＯＳ）はプルアップラインを予備チャージ
し、これはフェーズシグナルｆによりコントロールされ
る第２の複数のスイッチ（図示の例ではｎ−ＭＯＳトラ
ンジスタ）により、カウンタを構成するＦＦのそれぞれ
の出力Ｑｉにより機能的に駆動されるスイッチから瞬間
的にデカップリングされる。図示の例ではこれはｆ＝０
で起こる。
【００１９】マスターラッチが読出フェーズ（ｆ＝１）
となりカウンタを構成するＦＦの１個の出力Ｑｉの１個
が「１」であると、それぞれのトランジスタ（スイッ
チ）がＯＮ（閉）になり、そしてこのフェーズで導電し
ている対応するｎ−ＭＯＳを通してプルアップラインが
放電される。これにより論理「０」がチェーンの第１の
ＦＦの入力Ｄに供給される。図６に示すような動的なゼ
ロ検出回路が使用されると、チャージの再分散現象を回
避するために、回路を設計する際に特別の注意を払わな
ければならない。
となりカウンタを構成するＦＦの１個の出力Ｑｉの１個
が「１」であると、それぞれのトランジスタ（スイッ
チ）がＯＮ（閉）になり、そしてこのフェーズで導電し
ている対応するｎ−ＭＯＳを通してプルアップラインが
放電される。これにより論理「０」がチェーンの第１の
ＦＦの入力Ｄに供給される。図６に示すような動的なゼ
ロ検出回路が使用されると、チャージの再分散現象を回
避するために、回路を設計する際に特別の注意を払わな
ければならない。
【００２０】勿論回路設計の観点から静的タイプのゼロ
検出回路により代表される解決法は動作は遅いが疑いな
くより簡単である。特にプルアップデバイス（図示の例
ではｐ−ＭＯＳ）は比較的長いチャンネルを有するトラ
ンジスタであることが好ましい。他方単一のクロックシ
グナル内で「１」が存在しないことを認識する必要がな
い場合には、静的なタイプのゼロ検出回路の使用はクロ
ック周波数を大きく限定はしない。
検出回路により代表される解決法は動作は遅いが疑いな
くより簡単である。特にプルアップデバイス（図示の例
ではｐ−ＭＯＳ）は比較的長いチャンネルを有するトラ
ンジスタであることが好ましい。他方単一のクロックシ
グナル内で「１」が存在しないことを認識する必要がな
い場合には、静的なタイプのゼロ検出回路の使用はクロ
ック周波数を大きく限定はしない。
【００２１】23モジュールのアップダウン自己訂正可能
な本発明のデコードされたカウンタが図７に示されてい
る。該カウンタは専用アップダウンピンを通して加えら
れるコマンドを通してのカウンティングを反転できる。
更に前記カウンタには初期設定ピン（Ｓクリア）が装着
され、このピンは低くなるときに非同期モードで、逆に
「１」を記憶するようにされる（負荷１）第１のものを
除いて、全てのＦＦをリセットする。全てのＦＦは静的
でありゼロ検出ネットワークである。プルアップライン
に存在する比較的遅いシグナルはシュミットトリガの使
用により再発生される。同期的セット−リセットシグナ
ルは好適なバッファにより発生する（図示のマルチプレ
クサ構造内に含まれる）。２個のクロックフェーズ（Ｆ
Ｉ及びＳＦＩ）が直接ＦＦに印加される。クロックシグ
ナルが、出力トランジションの対称性を確保するために
特別に設計された（図示せず）好適なドライバにより発
生する。図７に示したＣＳＲの動作は、アップダウンセ
レクトピンに存在する値に依存して、ｉTHＦＦがそのＤ
入力にデータを、（ｉTH−１）ＦＦから又は（ｉTH＋
１）ＦＦから受け取るという差異を有するが、図４のＣ
ＳＲで述べたものと類似する。従ってセット−リセット
ラインは23番目のＦＦつまりチェーンの第２のＦＦによ
り駆動される。
な本発明のデコードされたカウンタが図７に示されてい
る。該カウンタは専用アップダウンピンを通して加えら
れるコマンドを通してのカウンティングを反転できる。
更に前記カウンタには初期設定ピン（Ｓクリア）が装着
され、このピンは低くなるときに非同期モードで、逆に
「１」を記憶するようにされる（負荷１）第１のものを
除いて、全てのＦＦをリセットする。全てのＦＦは静的
でありゼロ検出ネットワークである。プルアップライン
に存在する比較的遅いシグナルはシュミットトリガの使
用により再発生される。同期的セット−リセットシグナ
ルは好適なバッファにより発生する（図示のマルチプレ
クサ構造内に含まれる）。２個のクロックフェーズ（Ｆ
Ｉ及びＳＦＩ）が直接ＦＦに印加される。クロックシグ
ナルが、出力トランジションの対称性を確保するために
特別に設計された（図示せず）好適なドライバにより発
生する。図７に示したＣＳＲの動作は、アップダウンセ
レクトピンに存在する値に依存して、ｉTHＦＦがそのＤ
入力にデータを、（ｉTH−１）ＦＦから又は（ｉTH＋
１）ＦＦから受け取るという差異を有するが、図４のＣ
ＳＲで述べたものと類似する。従ってセット−リセット
ラインは23番目のＦＦつまりチェーンの第２のＦＦによ
り駆動される。
【００２２】図７のカウンタで使用される各ＦＦシフト
ブロックの等価のブロックダイアグラムが図８に示され
ている。図９は、図７の23モジュールのアップダウンＣ
ＳＲカウンタの擬似動作の結果を示すものである。従来
技術の対応するＣＳＲカウンタ（図１ａ）は自己訂正機
能がなくかつ本発明のＣＳＲカウンタにより占有される
エリアと実質的に同一のシリコンエリアを占有している
ことは強調されるべきである。実際に状態をコントロー
ルできないＣＳＲと本発明の自己訂正できるＣＳＲの間
には、各ＦＦについて３種のみの「最小サイズ」ＭＯＳ
トランジスタの差異がある。一般にトランジスタの数の
差異は使用するＦＦの構造に依存する。
ブロックの等価のブロックダイアグラムが図８に示され
ている。図９は、図７の23モジュールのアップダウンＣ
ＳＲカウンタの擬似動作の結果を示すものである。従来
技術の対応するＣＳＲカウンタ（図１ａ）は自己訂正機
能がなくかつ本発明のＣＳＲカウンタにより占有される
エリアと実質的に同一のシリコンエリアを占有している
ことは強調されるべきである。実際に状態をコントロー
ルできないＣＳＲと本発明の自己訂正できるＣＳＲの間
には、各ＦＦについて３種のみの「最小サイズ」ＭＯＳ
トランジスタの差異がある。一般にトランジスタの数の
差異は使用するＦＦの構造に依存する。
【図１】シフトレジスタで構成されたカウンタの従来構
造の概略図。
造の概略図。
【図２】デコーダが装着された等価のバイナリカウンタ
の概略図。
の概略図。
【図３】図１のＣＳＲ又は図２のバイナリカウンタのい
ずれかで得られるシグナルを示す図。
ずれかで得られるシグナルを示す図。
【図４】本発明による、シフトレジスタを有するＮ−モ
ジュール自己訂正機能を有するデコードされたカウンタ
の機能的ダイアグラム。
ジュール自己訂正機能を有するデコードされたカウンタ
の機能的ダイアグラム。
【図５】図４のカウンタ中で使用できる静的タイプのゼ
ロ検出回路のダイアグラム。
ロ検出回路のダイアグラム。
【図６】図４のカウンタ中で使用できる動的タイプのゼ
ロ検出回路のダイアグラム。
ロ検出回路のダイアグラム。
【図７】本発明による、23モジュールのアップダウン、
自己訂正可能なデコードされたカウンタの完全な回路ダ
イアグラム。
自己訂正可能なデコードされたカウンタの完全な回路ダ
イアグラム。
【図８】図７のカウンタを形成するために使用されるＦ
Ｆシフトブロックの等価の機能的ダイアグラム。
Ｆシフトブロックの等価の機能的ダイアグラム。
【図９】図７のカウンタの擬似動作の結果を示す図。
ＣＳＲ・・・カウンタを有するシフトレジスタ ｆ・・
・フェーズコントロールライン
・フェーズコントロールライン
Claims (7)
- 【請求項１】 ｎ個のフリップフロップを含むシフトレ
ジスタであり、そのうちの１個が同期的なセットを有し
他の全てが同期的なリセットを有し、かつ該シフトレジ
スタの最後のフリップフロップの出力が全てのフリップ
フロップに共通の単一のセット−リセットラインを駆動
する前記シフトレジスタ、及び該レジスタの第１のフリ
ップフロップの入力に接続されたプルアップラインを有
するゼロ検出回路を含んで成る、 自己訂正機能を有するデコードされたカウンタ。 - 【請求項２】 シフトレジスタを構成する前記フリップ
フロップの１個が非同期的負荷手段を有し、他の全てが
非同期的なクリア手段を有している請求項１に記載のデ
コードされたカウンタ。 - 【請求項３】 初期設定手段により駆動される共通のク
リア−負荷ラインを有している請求項２に記載のデコー
ドされたカウンタ。 - 【請求項４】 ゼロ検出回路がｎ−入力ＮＯＲゲートで
ある請求項１に記載のデコードされたカウンタ。 - 【請求項５】 プルアップラインが全てのフリップフロ
ップにより共有されている請求項１に記載のデコードさ
れたカウンタ。 - 【請求項６】 前記ゼロ検出回路が静的タイプであり、
それぞれのフリップフロップの出力に存在するシグナル
により駆動しかつ前記プルアップラインとグラウンドノ
ード間に接続されたスイッチが各フリップフロップと連
係し、 かつ前記プルアップラインがプルアップデバイスを通し
てサプライノードに接続されている請求項４に記載のデ
コードされたカウンタ。 - 【請求項７】 前記ゼロ検出回路が動的タイプであり、
かつ前記プルアップラインを予備チャージするためのフ
ェーズコントロールラインを含んで成り、 前記プルアップラインは前記フリップフロップにより駆
動される第１のスイッチから、該第１のスイッチに直列
接続されかつプルアップデバイスと共通の前記フェーズ
コントロールラインを通してコントロールされる第２の
スイッチによりデカップリングされる請求項４に記載の
デコードされたカウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830264.3 | 1993-06-21 | ||
| EP93830264A EP0631391B1 (en) | 1993-06-21 | 1993-06-21 | Decoded counter with error check and self-correction |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738421A true JPH0738421A (ja) | 1995-02-07 |
Family
ID=8215185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162788A Pending JPH0738421A (ja) | 1993-06-21 | 1994-06-21 | エラーチェック及び自己訂正を行えるデコードされたカウンタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5526390A (ja) |
| EP (1) | EP0631391B1 (ja) |
| JP (1) | JPH0738421A (ja) |
| DE (1) | DE69320622T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0884161A (ja) * | 1994-09-13 | 1996-03-26 | Fuji Electric Co Ltd | バイフェーズ符号を用いたシリアル通信装置用の受信検知回路装置 |
| US6525973B1 (en) * | 2001-12-12 | 2003-02-25 | Xilinx, Inc. | Automatic bitline-latch loading for flash prom test |
| DE10208618A1 (de) | 2002-02-27 | 2003-09-04 | Bosch Gmbh Robert | Digitale Verzögerungsleitung |
| JP4593071B2 (ja) * | 2002-03-26 | 2010-12-08 | シャープ株式会社 | シフトレジスタおよびそれを備えた表示装置 |
| WO2003104879A2 (en) * | 2002-06-01 | 2003-12-18 | Samsung Electronics Co., Ltd. | Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same |
| DE10313332A1 (de) * | 2003-03-25 | 2004-10-21 | Infineon Technologies Ag | Frequenzteiler-Anordnung mit Stromsignaleinpeisung |
| US6853698B1 (en) * | 2004-04-20 | 2005-02-08 | Xilinx, Inc. | Ripple counter circuits and methods providing improved self-testing functionality |
| US7119587B2 (en) * | 2004-05-20 | 2006-10-10 | International Business Machines Corporation | High frequency divider state correction circuit |
| CN101223606B (zh) | 2005-07-15 | 2012-09-05 | 夏普株式会社 | 信号输出电路、移位寄存器、输出信号生成方法、显示装置驱动电路和显示装置 |
| ATE513363T1 (de) | 2007-04-10 | 2011-07-15 | Nxp Bv | Hochfrequenzzähler |
| US8471607B1 (en) | 2011-12-30 | 2013-06-25 | St-Ericsson Sa | High-speed frequency divider architecture |
| US8791729B2 (en) | 2012-06-11 | 2014-07-29 | Cisco Technology, Inc. | Multi-phase frequency divider having one or more delay latches |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL240993A (ja) * | 1958-07-10 | |||
| US3639740A (en) * | 1970-07-15 | 1972-02-01 | Collins Radio Co | Ring counter apparatus |
| DE2247540C3 (de) * | 1972-09-28 | 1986-03-27 | Siemens AG, 1000 Berlin und 8000 München | Schutzschaltung für Ringzähler |
| JPH05152938A (ja) * | 1991-11-27 | 1993-06-18 | Nec Yamagata Ltd | カウンタ回路 |
-
1993
- 1993-06-21 EP EP93830264A patent/EP0631391B1/en not_active Expired - Lifetime
- 1993-06-21 DE DE69320622T patent/DE69320622T2/de not_active Expired - Fee Related
-
1994
- 1994-06-15 US US08/260,189 patent/US5526390A/en not_active Expired - Lifetime
- 1994-06-21 JP JP6162788A patent/JPH0738421A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0631391A1 (en) | 1994-12-28 |
| DE69320622T2 (de) | 1999-01-14 |
| DE69320622D1 (de) | 1998-10-01 |
| US5526390A (en) | 1996-06-11 |
| EP0631391B1 (en) | 1998-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |