KR970004098B1

KR970004098B1 - 비교기를 갖는 타이머 회로

Info

Publication number: KR970004098B1
Application number: KR1019930010964A
Authority: KR
Inventors: 미노루 사이또
Original assignee: 니뽄 덴끼 가부시끼가이샤; 세끼모또 다다히로
Priority date: 1992-06-16
Filing date: 1993-06-16
Publication date: 1997-03-25
Also published as: US5345489A; KR940006014A

Abstract

없음

Description

비교기를 갖는 타이머 회로

제1도는 본 발명의 제1실시예에 따른 타이머 회로를 포함하는 마이크로 컴퓨터를 도시하는 블럭도.

제2도는 제1도에 도시된 레지스터와 제로 검출 회로를 도시한 회로 블럭도.

제3도는 제1도에 도시된 상기 타이머 회로의 동작을 설명하는 타이밍 챠트.

제4도는 본 발명의 제2실시예에 따른 타이머 회로를 도시하는 블럭도.

제5도는 본 발명의 제3실시예에 따른 타이머 회로를 포함하는 마이크로컴퓨터를 도시하는 블럭도.

제6도는 종래 기술에 따른 타이머 회로를 도시하는 블럭도.

*도면의 주요 부분에 대한 부호의 설명*

10 : CPU20 : 제로 검출기

13 : D플링 플롭14 : 지연 수단

15 : 레지스터16 : 비교기

17 : 카운터20 : 데이타 버스

본 발명의 배경

본 발명은 타이머 회로에 관한 것으로서, 특히 마이크로컴퓨터와 주변 유닛들(peripheral units) 중의 하나로서 제공된 타이머 회로에 관한 것이다.

마이크로컴퓨터는 다양한 형태의 주변 유닛들을 포함한다. 타이머 회로도 그런 주변 유닛들 중의 하나이다. 상기 타이머 회로는 상기 마이크로컴퓨터의 중앙 처리 유닛(이하 CPU라 칭함)에 주기적으로 인터럽트 요청을 발생시키기 위해서 클럭 신호를 카운트한다. 상기 CPU는 인터럽트 요청에 응답하여 상기 프로그램의 수행을 일시 중지시키고(suspend) 인터럽트 프로그램을 개시한다. 상기 인터럽트 요청의 싸이클은 상기 CPU에 의해서 세트될 수 있다.

더 정확히 설명하면, 제6도에 도시한 종래 기술에 따른 타이머 회로에서처럼, 상기 CPU(도시 않음)는 레지스터(60)에 상기 싸이클 주기를 지시하는 데이타인 카운트 데이타(DIN)를 제공하면서 동시에 판독-가능 신호(WENS)를 발생시킨다. 이 신호(WENS)에 응답하여, 상기 레지스터(60)는 데이타(DIN)를 페치(fetch)해와서 비교기(61)에 상기 데이타(DIN)를 제공한다.

한편, 카운터(62)는, 기준 싸이클을 갖는 클럭 신호를 카운트하고 있고 OR 게이트(63)를 통한 상기 신호(WENS)에 의해서 리셋된다. 상기 카운터(62)는 상기 기록-인에이블 신호(WENS)가 소멸되면 상기 클럭 카운팅 동작을 다시 시작한다.

상기 카운터(62)의 카운트 값은 비교기(62)에 제공된다. 그리하여 카운터(62)의 카운트 값이 상기 레지스터(60)내에 기억된 데이타에 도달되면, 상기 비교기(61)는 인터럽트 요청 신호(INTQ)를 발생시킨다. 상기 신호(INTQ)는 OR 게이트(63)를 통하여 상기 카운터(62)를 리셋시킨다. 그 후에 상기 카운터는 상기 클럭 카운팅 동작을 다시 시작하게 된다. 상기 인터럽트 요청 신호(INTQ)의 싸이클 주기는 상기 카운트 데이타(DIN)의 값에 의해서 제어될 수 있다. 비록 CPU에 의한 상기 명령 수행에 의해서 레지스터(60)로의 상기 카운트 데이타(DIN)의 기록 동작이 실행되고 있다 하더라도, 상기 기록-인에이블 신호(WENS)가 전력 전압이나 외부 노이즈에 의해서 원치 않게 우연히 발생될 수도 있다. 이런 경우, 상기 카운터(62)는 초기 값으로 리셋되고 상기 레지스터(60)는 이시기의 상기 카운트 데이타(DIN)를 폐치한다. 만일 이 시기의 상기 카운트 데이타(DIN)의 내용이 상기 카운터(62)의 초기치와 동일하다면, 상기 비교기는 인터럽트 요청 신호(INTQ)를 즉시 발생시킨다. 상기 CPU는 인터럽트 프로그램을 수행하기 위해 쉬프트된다. 상기 인터럽트 요청 신호(INTQ)는 상기 카운터(62)를 초기 값으로 리셋시키는데 반하여, 상기 레지스터(60)는 상기 카운터(62)의 초기치와 동일한 데이타를 보유하고 있다. 이런 이유에서, 상기 비교기(61)는 계속해서 인터럽트 요청 신호(INTQ)를 발생시키는 상황에 놓인다. 따라서 상기 CPU는 인터럽트 프로그램 루틴에서 결고 해제되지 못하게 된다. 데이타 기록 명령의 수행에 의해 상기 레지스터(60)로 기록된 카운트 데이타의 내용이 상기 카운터(62)의 초기치화 동일하게 되어진 프로그래밍 실수에 의해서 상기 비정상적인 상황이 발생할 수 있다.

본 발명의 개요

그런 까닭에 본 발명의 목적은 개선된 타이머 회로를 제공하는 것이다.

본 발명의 또다른 목적은 카운터의 초기치와 동일한 내용을 갖는 카운트 데이타가 레지스터에 기록된 경우에 발생하는, CPU가 인터럽트 프로그램 루틴에서 결코 해제될 수 없었던 그런 문제들을 극복할 수 있는 타이머 회로를 제공하는 것이다.

본 발명에 따른 타이머 회로는, 전술했던 레지스터, 비교기, 카운터와 그 밖에 부가적으로 상기 레지스터의 내용을 검출하고 상기 카운터의 초기 값과 동일한 값을 가진 데이타가 상기 레지스터에 기록되어 있음을 표시하는 검출 신호를 발생시키는 검출 회로, 그리고 상기 검출 신호에 응답하여 상기 카운터의 초기치와 상기한 또다른 값으로 상기 레지스터의 내용을 전환시키는 제어 회로를 구비한다.

상기 카운터의 초기치와 동일한 데이타 값이 상기 레지스터에 기록된다 해도, 상기 회로 구성의 경우에는, 상태가 검출되고 난 후 상기 레지스터에 기억된 상기 데이타가 다른 값으로 전환된다. 따라서 상기 비교기는 상기 레지스터의 내용과 상기 카운터의 내용이 일치했음을 나타내는 출력 신호를 계속해서 발생시킬 수 없게 된다.

본 발명의 상세한 설명

제1도를 참고하면, 마이크로컴퓨터는 주변 유닛으로서 본 발명의 제1실시예에 따른 타이머 회로(100)를 포함하고 있다. 이 타이머 회로(100)는 데이타 버스(20)를 통해서 CPU(10)에 상호 연결된 레지스터(15)를 포함하고 있다. 카운트 데이타 기록 명령을 수행하고 있을 때, 상기 CPU(10)는 기록-인에이블 신호(WENS)를 발생시키고 데이타 버스(20)로 카운트 데이타를 전송한다. 이 신호(WENS)는 레지스터(15)의 기록 제어 단자(WE)에 제공되고, 또한 리셋 신호(CRST)로서 OR 게이트(11)를 통해서 카운터(17)에도 제공된다. 상기 카운터(17)는 클럭 신호(CLK)를 수신하고 있다.

상기 카운터(17)의 카운트 값과 상기 레지스터(15)에 기억된 카운트 데이타가 비교기(16)에 제공되고 이 비교기(16)에 의해서 비교된다. 상기 카운터(17)의 카운트 값이 상기 레지스터(15)내에 기억된 데이타에 의해 표시되는 값에 도달되면 그에 의해 상기 비교기(16)는 인터럽트 요청 신호(INTQ)를 발생시키고 그 신호를 CPU(10)에 제공한다. 이 신호(INTQ)는 또한 리셋 신호(CRST)로서 OR 게이트(11)를 통해서 상기 카운터(17)에 제공된다.

상기 레지스터(15)내에 기억된 데이타는 본 발명에 따라서 제공된 제로 검출 회로(12)에도 또한 제공된다. 본 실시예에서, 상기 카운터(17)의 리세 값, 즉 초기치로 인해서, 상기 검출 회로(12)는 상기 레지스터(15)의 카운트 데이타가 "0"인지의 여부를 검출하고 그 카운트 데이타가 제로인때에는 검출 신호(ZDS)를 발생시킨다. 상기 검출 회로(12)에 의해서 검출될 값이 상기 카운터(17)의 초기치에 따라서 변한다는 사실은 언급할 필요조차 없다. 상기 기록-인에이블 신호(WENS)가 제공되는 반전된 클럭 단자(CB)를 갖는 래치 회로(13)의 데이타 입력 단자(D)에 상기 검출 회로(12)의 출력이 제공된다. 상기 래치 회로(13)의 출력 단자(Q)로부터 유도된 신호는 OR 게이트(11)와, 또한 상기 레지스터(15)의 세트 단자(S)에 제공된다.

제2도를 참고하면, 상기 레지스터(15)는 상기 데이타 버스(20)가 8비트폭이므로 8개의 데이타 래치 회로들(151-1 내지 151-8)을 포함하고 있다. 각각의 데이타 래치 회로(151)는 상기 레지스터(15)의 세트 단자(S)에 연결된 프리셋 단자(9)를 갖고 있다. 상기 데이타 래치 회로들(151)의 출력은, 제로 검출 회로(12)로서 동작하는 NOR 게이트(120)에 제공된다. 상기 카운트 데이타가 제로인 경우("OCH", 이때 "H"는 16진수임을 표시함)에는 그에 따라서, 상기 NOR 게이트(120)가 활성 고레벨 신호(ZDS)를 발생시킨다.

그리하여 상기 활성 고레벨 신호(ZDS)가 발생된 때에는 상기 레지스터(15)내에 기억된 내용을 "OCH"에서 "FFH"로 전환시키기 위해서 상기 래치 회로(13 : 제1도)가 활성 고레벨 신호(ARST)를 발생시키게 된다. 상기 카운터(17)는 리셋된다. 이 활성 고레벨 신호(ARST)는 지연회로(14)에 의해서 지연된 후 상기 래치 회로(13)를 리셋시킨다. 상기 지연 회로(14)는 직렬로 연결된 다수의 인버터들에 의해 구성될 수 있다.

이제, CPU(10)가 카운트 데이타 기록 명령을 실행한다고 가정하면, CPU(10)는, 제3도에 도시된 바와 같이, 예를 들어, 값 "35H"의 카운트 데이타를 출력하는 동안, 기록-인에이블 신호(WENS)를 발생한다. 상기 신호(WENS)에 응답하여, 레지스터(15)는 카운트 데이타 "35H"를 래치하여 비교기(16)에 공급한다. 게다가, 카운터(17)를 리셋하기 위한 리셋 신호(CRST)가 발생된다. 카운트 데이타가 제로가 아니기 때문에, 검출 신호(ZDS)가 저 레벨로 유지되고, 래치 출력 신호(ARST)도 또한 저 레벨로 유지된다.

카운터(17)는 클럭 신호(CLK)를 카운트하기 시작한다. 카운터(17)의 카운트 값이 "35H"의 값에 도달될 때에, 비교기는 활성 고레벨 인터럽트 요청 신호(INTQ)를 발생한다. 그래서 CPU(10)가 현행 프로그램 실행을 미루고 인터럽트 동작을 시작한다. 상기 인터럽트 요청 신호(INTQ)는 리셋 신호(CRST)로서 카운터(17)를 리셋시킨다. 그래서 비교기(16)는 카운터(17)가 카운팅 동작을 다시 시작하게 상기 신호(INTQ)를 저레벨로 전환시킨다.

제3도에 도시된 바와 같이, 데이타 "OOH"가 데이타 버스(20)상에 존재하는 동안 전력 노이즈 등등으로 인해 기록-인에이블 신호(WENS)가 우연히 발생되어 진다면, 레지스터가 데이타 "OOH"를 래치하여, 검출 회로(12)가 활성 고레벨 신호(ZDS)를 발생시키게 한다. 상기 신호(ZDS)의 고레벨은 신호(WENS)의 하강 엣지(falling edge)에 동기되어 유도된다. 그래서 신호(ARST)는 레지스터(15)가 자신의 카운트를 "OOH"에서 "FFH"로 전환시키도록 하기 위해서 활성 고레벨로 전환된다. 결과로서, 비록 인터럽트 요청 신호(INTQ)가 데이타 "OOH"로 기록되어진 레지스터(16)에 의해 발생되었다 하더라도, 상기 신호(INTQ)는 그후에 즉시 저레벨로 전환된다. 그래서 CPU(10)가 인터럽트 동작에서 해제된다.

데이타 "OOH"가 레지스터(15)내로 기록 되어졌을때에, 비교기(16)가 인터럽트 요청 신호(INTQ)를 발생시키기 때문에, 상기 신호(INTQ)는 제로 검출 신호(ZDS)로서 이용될 수 있다. 상기 목적을 위한 회로 구성이 본 발명의 제2실시예로서 제4도에 도시되었는데, 제4도에서 제1도에 도시된 것과 동일한 구성 요소는, 중복 설명을 피하기 위해 동일한 참조 부호 숫자로 표시되었다. 상기 실시예에서, 인터럽트 요청 신호(INTQ) 및 기록-인에이블 신호(WENS)를 수신하기 위해 AND 게이트(40)가 제공된다. AND 게이트(40)의 출력 신호는 제로 검출 신호(ZDS)로서 사용된다. 따라서, "OOH"의 카운트 데이타가 레지스터(15)내에 기록되어졌을 때에만, AND 게이트(40)가 활성 고레벨 검출 신호(ZDS)를 발생시킨다. 따라서, 제1도에 도시된 검출 회로(12;제2도에서는 NOR 게이트(120))가 상기 실시예에서는 생략된다.

일반적으로, 마이크로컴퓨터는 시스템 리셋 기능을 포함한다. 특히, 마이크로컴퓨터는 시스템 리셋 신호에 응답하여 자신의 내부 상태를 초기화 하고 상기 상태를 초기화 하기 위해 주변 유닛에 시스템 리셋 명령 신호를 발생시킨다. 따라서, 레지스터(15)는 시스템 리셋 기능을 사용하므로 세트될 수 있다. 상기 목적을 위한 회로 구성이 본 발명의 제3실시예로서 제5도에 도시되었는데, 제5도에서 중복 설명을 피하기 위해 제1도에 도시된 것과 동일한 구성 요소는, 동일 참조 숫자로 표시된다.

상기 실시예에서, 래치 회로(13)로부터 유도된 출력 신호(ARST)는 활성 고레벨 신호(ARST)에 차례로 응답하여 시스템 리셋 명령 신호(CRS)를 발생시키는 CPU(10)의 시스템 리셋 단자(SRST)에 공급된다. 상기 신호(CSR)가 OR 게이트(11)와 래치 회로(13)의 리셋 단자(R) 및, 레지스터(15)의 세트 단자(S)에 공급된다. 따라서, "OOH"의 데이타가 레지스터(15)내에 기록되어 졌을때에, CPU(10)가 시스템 리셋 명령 신호(CSR)를 발생하기 위해 활성 고레벨로 전환된다. 그래서 레지스터(15)에 기억된 데이타가 "OOH"에서 "FFH"로 전환되고 카운터(17) 및 래치 회로(13)가 리셋 상태로 된다. CPU(10)도 또한 초기화된다.

또한 본 실시예에는, 인버터(50) 및 NOR 게이트(51)가 제공된다. NOR 게이트(51)는 인버터(50)를 통해 비교기(16)의 출력과 제로 검출 신호(ZDS)를 수신한다. 상기 NOR 게이트(51)의 출력은 인터럽트 요청 신호(INTQ)로서 CPU(10)에 공급된다. 따라서, "OOH"의 데이타가 레지스터(15)내에 기록된다는 사실에 기인하여 비교기(16)가 고레벨 출력을 발생시킨다 하더라도, NOR 게이트(51)의 출력, 즉, 인터럽트 리셋 신호(INTQ)가 검출 신호(ZDS)에 의해 저 레벨로 유지된다. 또한편, 정상 동작으로, 비교기(16)으로부터 유도된 고 레벨 출력은 인터럽트 리셋 신호(INTQ)를 인버터(50) 및 NOR 게이트(51)를 통하여 활성 고레벨로 전환시킨다. 따라서, 불필요한 인터럽트 요청 신호(INTQ)의 발생이 방지된다. 또한 상시 실시예에서는, 검출 회로(12)는 제4도에 도시된 바와 같은 비교기 및 AND 게이트로 대체될 수 있다.

본 발명이 상기 실시예에 제한되지는 않으나 본 발명의 정신 및 범위를 벗어나지 않고도 변경 및 변화될 수도 있다. 예를 들어, 본 발명에 따른 타이머 회로는 마이크로컴퓨터보다 임의의 다른 장치에도 적용가능하다.

Claims

클럭 신호를 카운팅하는 카운터와, 데이타를 일시적으로 기억하는 레지스터와, 상기 카운터의 카운트 값과 상기 레지스터에 기억된 데이타를 비교하고 상기 카운터의 카운트 값이 상기 레지스터에 기억된 데이타와 일치할때에 일치 신호를 발생하는 비교기와, 상기 레지스터에 기억된 데이타를 검출하고 상기 카운터의 초기치와 동일한 값을 지시하는 데이타로 상기 레지스터가 기록되어졌을 때에 검출 신호를 발생하는 검출 수단 및, 상기 검출 신호에 응답하여 상기 레지스터에 기억된 데이타의 값을 상기 카운터의 상기 초기치와는 상이한 또다른 값으로 전환시키는 전환 수단을 포함하는 타이머 회로.
제1항에 있어서, 상기 레지스터는 기록-인에이블 신호에 응답하여 상기 레지스터에 제공된 데이타를 기억하고, 상기 카운터는 상기 기록-인에이블 신호에 응답하여 상기 초기치로 리셋되는 타이머 회로.
제2항에 있어서, 상기 검출 수단이 상기 레지스터에 기억된 데이타의 값이 상기 카운터의 상기 초기치와 동일한지를 검출하기 위해 상기 레지스터에 기억된 데이타를 디코딩하는 게이트 회로를 포함하는 타이머 회로.
제2항에 있어서, 상기 검출 회로가 상기 기록-인에이블 신호 및 상가 일치 신호, 양자가 발생할때에, 상기 레지스터가 상기 카운터의 상기 초기와 동일한 값을 나타내는 데이타로 기록되어 졌는지를 검출하는 게이트 회로를 포함하는 타이머 회로.
제2항에 있어서, 상기 레지스터가 세트 단자 및 이 세트 단자에서의 활성 레벨에 응답하여 상기 레지스터에 기억된 데이타의 내용을 상기 카운터의 상기 초기치화는 다른 상기 값으로 셋팅 시키는 세팅 수단을 포함하고, 상기 전환 수단은 상기 검출 신호에 응답하여 상기 레지스터의 상기 세트 단자에 상기 활성 레벨을 인가하는 수단을 포함하는 타이머 회로.
제2항에 있어서, 상기 비교기의 출력이 공급되며, 상기 검출 신호가 발생될때에 상기 일치 신호가 그것을 통과하지 못하게 하며, 상기 검출 신호가 발생되지 않을 때는 상기 일치 신호를 통과시키는 논리 게이트를 포함하는 타이머 회로.
클럭 신호를 카운팅하는 카운터와, 데이타를 일시적으로 기억하는 레지스터와, 상기 카운터의 카운트 값이 상기 레지스터에 기억된 데이타에 의해 표현된 값에 도달할 때에 인터럽트 요청 신호를 데이타 처리 유닛에 공급하는 인터럽트 요청 수단과, 상기 카운터의 초기치와 동일한 값을 나타내는 데이타로 상기 레지스터가 기록되어졌을 때에 검출 신호를 발생하는 검출 수단 및, 상기 검출 신호에 응답하여 상기 데이타 처리 유닛에 시스템 리셋 요청을 말하는 수단을 포함하며 상기 데이타 처리 유닛이 상기 시스템 리셋 요청에 응답하여 상기 레지스터로 하여금 그안에 기억된 데이타를 상기 카운터의 상기 초기치와 상이한 값을 가진 다른 데이타로 전환시키는 타이머 회로.
제7항에 있어서, 상기 인터럽트 요청 수단이, 카운트 값이 상기 레지스터에 기억된 데이타에 의해 표현된 값과 동일할 때에 일치 신호를 발생하는 비교기 및, 상기 레지스터가 상기 카운터의 상기 초기치와는 다른 값을 나타내는 데이타를 기억할 때에 상기 일치 신호에 응답하여 상기 인터럽트 요청 신호를 공급하는 게이트 회로를 포함하는 타이머 회로.