JPH1051284A - クロック信号の異常検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロック信号の異常を確実に検出してシ
ステムの信頼性を向上させること。 【解決手段】 通常状態では所定の周期T1で到来するク
ロック信号51を受ける入力端子INに接続され、クロック
信号51のレベルが所定の期間T2にわたって変化しないこ
とを検出する単安定マルチバイブレータ10と、クロック
信号51のレベルが所定の期間T4またはT6内に変化したこ
とを検出する単安定マルチバイブレータ12、14および22
と、単安定マルチバイブレータ10および22の出力の論理
和をとって、クロック信号51の異常を示す出力信号OUT
を発生する論理和回路24とを有する。この場合、所定の
期間T2は所定の周期T1より長く、また所定の期間T4およ
びT6は所定の周期T1より短く設定されている。これによ
り、クロック信号の異常を検出し、異常状態を示す出力
信号OUT を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システム動作用の
クロック信号の異常検出回路に関するものである。

【０００２】

【従来の技術】周知のように、伝送システムや処理シス
テムなどにおける同期型システムでは、システムを構成
する各要素が同期信号に同期して動作する。かかる同期
型システムでは、入力される同期信号の、たとえばクロ
ック断などの異常状態を検出し、異常を検知した場合は
速やかにこれに対処してこの異常状態の波及する範囲を
最小限に食い止める必要がある。この目的で同期信号の
断検出回路が設けられている。

【０００３】従来の断検出回路には例えば、クロックの
断状態を単安定マルチバイブレータによって検出するも
のがある。単安定マルチバイブレータは、周知のように
回路時定数で決まる所定の期間、入力信号のトリガから
一方の論理状態を維持し、所定の期間経過が経過する
と、他方の論理状態に復帰する２状態回路である。この
性質を利用して、単安定マルチバイブレータの時定数を
入力クロック信号の周期より若干長く設定しておくこと
により、入力クロック信号に異常が生じた時、単安定マ
ルチバイブレータ出力が他方の論理状態に復帰すること
で、入力クロック信号の異常を系に通知することができ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、これま
でのクロック信号の断検出回路では、入力クロック信号
の変化点を検出する構成であったので、例えば入力クロ
ック信号の周期が何らかの原因で短くなった場合、また
はノイズが入力クロック信号に重畳された場合などは、
これを的確にクロックの異常と識別できなかった。その
ため、異常状態のクロック信号がシステムの各部に供給
され、システムの異常動作が誘発されるという問題があ
った。

【０００５】本発明はこのような従来技術の欠点を解消
し、何らかの原因によって所定の周期より短い周期の入
力クロック信号が供給されたり、入力クロック信号にノ
イズが重畳されたり、または入力クロック信号の周期が
所定の周期より長くなった場合においても、入力クロッ
ク信号に異常があることを確実に検出することができる
クロック信号の異常検出回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】本発明によるクロック信
号の異常検出回路は、通常状態では所定の周期で到来す
るクロック信号を受ける入力端子と、この入力端子に接
続され、入力端子で受けたクロック信号のレベルが第１
の所定の期間にわたって変化しないことを検出する第１
の時定数回路と、同じ入力端子に接続され、入力端子で
受けたクロック信号のレベルが第２の所定の期間内に変
化したことを検出する第２の時定数回路と、第１および
第２の時定数回路の出力の論理和をとって、クロック信
号の異常を示す出力信号を発生する論理和回路とを含
み、第１の所定の期間は所定の周期より実質的に長く設
定され、第２の所定の期間は所定の周期より実質的に短
く設定されていることを特徴とする。

【０００７】より具体的には、本発明によれば、通常状
態では、第１の論理状態をとる第１の期間、および第１
の論理状態とは反対の第２の論理状態をとる第２の期間
が交互に生起しながら所定の周期で到来するクロック信
号の異常を検出する異常検出回路は、クロック信号を受
ける入力手段と、入力手段に接続され、入力手段で受け
たクロック信号の第１の期間によって起動され、所定の
周期より実質的に長い第３の期間にわたって、有意レベ
ルを出力する第１の時定数回路と、入力手段に接続さ
れ、入力手段で受けたクロック信号の第１の期間によっ
て起動され、第２の期間より実質的に短い第４の期間に
わたって、有意レベルを出力する第２の時定数回路と、
入力手段に接続され、入力手段で受けたクロック信号の
第１の期間、第２の時定数回路の出力を禁止する第１の
ゲート手段と、入力手段に接続され、入力手段で受けた
クロック信号を反転し、この反転された信号の第１の期
間に相当する期間によって起動され、第１の期間より実
質的に短い第５の期間にわたって、有意レベルを出力す
る第３の時定数回路と、入力手段に接続され、入力手段
で受けたクロック信号を反転し、この反転された信号の
第１の期間に相当する期間、第３の時定数回路の出力を
禁止する第２のゲート手段と、第１および第２の時定数
回路のうちの少なくとも一方からの有意レベルの出力に
よって起動され、所定の周期に実質的に等しい期間にわ
たって、有意レベルを出力する第４の時定数回路と、第
１および第４の時定数回路の出力の論理和をとって、ク
ロック信号の異常を示す出力信号を発生する論理和回路
とを含むものである。

【０００８】これにより、本異常検出回路は、入力され
るクロック信号の周期が所定の周期より短くなったり長
くなったりしても、またはクロック信号に瞬断があった
りパルス状のノイズが重畳されたりしても、これらを確
実に検出して、クロック信号の異常を示す出力を発生す
る。

【０００９】

【発明の実施の形態】次に、添付図面を参照して本発明
によるクロック信号の異常検出回路の実施例を詳細に説
明する。図１を参照すると、本発明によるクロック信号
の異常検出回路の実施例は、たとえば伝送システムまた
は処理システム（図示せず）のクロック系の入力部に設
けられ、回路全体の入力端子INおよび出力端子OUT を有
し、入力端子INには、システムよりクロック信号51が入
力される。クロック信号51は、たとえば図２(A) に示す
ように、正常状態において、所定の周期T1を有し、本実
施例では、そのうち期間T6は論理状態「１」すなわち高
レベルＨをとり、残りの期間T4は論理状態「０」すなわ
ち低レベルＬをとる正論理のクロックである。このよう
に、以下の説明では、高レベルＨを「有意レベル」とし
ているが、本発明はこれに限定されるものではない。ク
ロック信号51は、たとえばフレーム単位に同期をとるた
め、伝送の始めに所定の数だけ送られるフレーム同期信
号である。かかるクロック信号の異常検出回路は、到来
するクロック信号が所定の周期より短かったり、または
長かったりすると、これを検出して、クロック信号の異
常状態を、本実施例では低レベルＬで表わす出力信号を
その出力OUT から出力する機能を有する。

【００１０】実施例の異常検出回路は、全体として短周
期クロック検出回路SD、長周期クロック検出回路LDおよ
びAND ゲート24で構成されている。短周期クロック検出
回路SDは、所定の周期より短いクロック信号を検出する
機能部であり、図示のように、３つの単安定マルチバイ
ブレータ（モノマルチ）12、14および22、２つの ANDゲ
ート16および18、インバータすなわちNOT 回路17、なら
びにORゲート20を含む。長周期クロック検出回路LDは、
所定の周期より長いクロック信号を検出する機能部であ
り、単安定マルチバイブレータ10およびAND ゲート24を
含む。以下の説明において、信号はその現れる接続線ま
たは端子の参照符号で示す。

【００１１】長周期クロック検出回路LDにおいて、マル
チバイブレータ10は、入力51が入力端子INに接続され、
入力されるクロック信号51の立上りでトリガされ、その
時定数期間T2の間（図２(B) ）に高レベルＨをその出力
71に出力する２状態回路である。この期間T2は、入力ク
ロック信号51の周期T1よりやや長く設定されている。も
ちろん、マルチバイブレータ10が高レベルＨを出力中に
再度入力51が立ち上がると、再トリガされ、この時定数
期間T2はその時点で再度、初期状態から計数を再開す
る。マルチバイブレータ10の出力71はAND ゲート24の一
方の入力端子に接続されている。AND ゲート24の出力73
は本装置の出力OUT を構成する。

【００１２】一方、短周期クロック検出回路SDにおい
て、入力端子INに到来する入力クロック信号51（図２
(A) ）は、マルチバイブレータ12、AND ゲート16の一方
の入力、およびNOT ゲート17に入力される。マルチバイ
ブレータ12は、図２(C) に示すように、クロック信号51
の立下りでトリガされ、その時定数期間T3の間、高レベ
ルＨを出力55に出力する２状態回路である。この時定数
期間T3は、クロック信号51の低レベルＬの時間T4（図２
(A) ）よりやや短く設定されている。マルチバイブレー
タ12はまた、高レベルＨをとっている期間T3中にその入
力51が高レベルになっても再度トリガされないように、
すなわちこの高レベル入力を無視するように構成されて
いる。マルチバイブレータ12の出力55は、AND ゲート16
の他方の入力に接続されている。AND ゲート16は、入力
クロック51が高レベルＨの状態であって、かつマルチバ
イブレータ12の出力55が高レベルＨの状態、すなわち期
間T3であるときに、その出力57を高レベルＨにする２入
力論理積回路である。このようにAND ゲート16は、入力
クロック信号51が低レベルＬの期間、マルチバイブレー
タ12の出力55をその出力57に伝えることを禁止する機能
を有する。その出力57はORゲート20の一方の入力に接続
されている。

【００１３】インバータ17は、入力51の論理状態を反転
してその出力61に出力する反転回路である。この出力61
はマルチバイブレータ14の入力、およびAND ゲート18の
一方の入力に接続されている。マルチバイブレータ14
は、インバータ17の出力61、すなわち入力クロック51の
反転信号の立下りでトリガされ、その時定数期間T5の
間、高レベルＨを維持してその出力63に出力する２状態
回路である（図２(D) ）。この時定数期間T5は、クロッ
ク信号51の高レベルＨの期間T6（図２(A) ）よりやや短
く設定されている。マルチバイブレータ14もまた、マル
チバイブレータ12と同様に、高レベルＨの期間T5中にそ
の入力61が高レベルになっても再度トリガされないよう
に構成されている。図２(D) からわかるように、出力63
の立上りは、インバータ17の存在のためにクロック信号
51の立上りより若干遅延している。その出力63は、AND
ゲート18の他方の入力に接続されている。

【００１４】AND ゲート18は、インバータ17の出力61が
高レベルＨ、すなわち入力クロック51が低レベルＬの状
態であって、かつマルチバイブレータ14の出力63が高レ
ベルＨの状態、すなわち期間T5であるときに、その出力
65を高レベルＨにする２入力論理積回路である。このよ
うにAND ゲート18も、前述のAND ゲート16と同様に、入
力クロック信号51の反転信号61が低レベルＬの期間、す
なわち入力クロック信号51が高レベルＨの期間、マルチ
バイブレータ14の出力63をその出力65に伝えることを禁
止する機能を有する。その出力65はORゲート20の他方の
入力に接続されている。ORゲート20は、AND ゲート16お
よび18のうちの少なくとも一方の出力が高レベルＨにな
ると、その出力67を高レベルＨにする２入力論理和回路
である。その出力67は、マルチバイブレータ22の入力に
接続されている。

【００１５】マルチバイブレータ22は、通常状態では低
レベルＬをその出力69に出力し、入力67の立上りでトリ
ガされると低レベルＬを出力して、その時定数期間中、
低レベルＬを維持する負論理の２状態回路である。マル
チバイブレータ22の時定数期間は、入力クロック信号51
の周期T1に実質的に等しい時間に設定されている。マル
チバイブレータ22の出力69はAND ゲート24の他方の入力
端子に接続されている。AND ゲート24は、論理積回路で
あるが、後の動作説明でわかるように、その出力73に出
力される信号は、低レベルＬの状態でクロック信号51の
異常を示す信号であるので、クロック信号の異常表示の
観点では、論理和回路として機能している。

【００１６】動作状態において、図２(A) に示すよう
に、クロック信号51が正常な周期T1で入力されると、長
周期クロック検出回路LDにおいて、マルチバイブレータ
10は、図２(B) に示すように、クロック信号51の立上り
よりT2時間中、高レベルＨをその出力71に出力する。ク
ロック信号51が正常に到来するかぎり、この期間T3が終
了する前にクロック信号51の次の立上りが来る。前述の
ように、この期間T2はクロック信号51の周期T1よりやや
長く設定されているので、マルチバイブレータ10の出力
71は、図２(B) に示すように、常に高レベルＨを出力71
に出力する。

【００１７】ところで短周期クロック検出回路SDでは、
クロック信号51が立ち下がると、マルチバイブレータ12
は、図２(C) からわかるように、期間T3に高レベルＨを
出力55に発生し、これは、AND ゲート16の一方の入力に
入力される。AND ゲート16の他方の入力51には入力クロ
ック信号INの期間T6における高レベルが入力される。し
かし、マルチバイブレータ12の時定数期間T3は、前述の
ようにクロック信号の低レベルＬの期間T4より若干短く
設定されているので、AND ゲート16の出力57が高レベル
Ｈを出力することはない。

【００１８】またマルチバイブレータ14には、入力クロ
ック信号51がインバータ17により反転されて入力され
る。そこでマルチバイブレータ14は、図２(D) からわか
るように、インバータ17の出力61における立下りより期
間T5の間、その出力63に高レベルＨを出力し、これはAN
D ゲート18の一方の入力に入力される。AND ゲート18の
他方の入力には、インバータ17の出力61、すなわち入力
クロック信号51の反転が入力される。しかし、時定数期
間T5は、前述のようにクロック信号51の高レベルＨの期
間T6よりやや短く設定されているので、AND ゲート18の
出力65は常に低レベルＬの状態を保つ。

【００１９】したがって、ORゲート20の入力57および65
は双方とも低レベルＬに維持されるので、その出力67は
低レベルＬのままである。したがって、マルチバイブレ
ータ22の入力は高レベル、すなわち高レベルＨに変化し
ないため、マルチバイブレータ22はトリガされず、その
出力69には常に高レベルＨが出力される。この状態を図
２(E) に示す。

【００２０】こうして、AND ゲート24の入力69および71
はともに高レベルＨであるため、AND ゲート24の出力73
は常に高レベルＨとなる（図２(F) ）。この高レベルＨ
の出力は、入力クロック信号51が正常な周期T1で正常な
パルス幅T6（または無パルス期間T4）をもって到来して
いることを示している。

【００２１】さて、図３(A) に示すように、入力クロッ
ク信号51の無パルス時間T4内に何らかの原因によりパル
ス100 が重畳すると、マルチバイブレータ10、12および
14はこれによりトリガされる。そこで、長周期クロック
検出回路LDにおいて、マルチバイブレータ10は、図２
(B) に示す正常動作の場合と同様に、クロック信号51の
立上りより期間T2の間、高レベルＨを出力する。この例
では、期間T2が終了する前に、クロック信号51に重畳さ
れているノイズ100 が来るため、マルチバイブレータ10
は、再トリガされ、高レベルＨを出力し続ける。この動
作は、到来するクロック信号51の周期が何らかの原因に
より所定の周期より短くなったときも、同様である。

【００２２】一方、短周期クロック検出回路SDにおい
て、マルチバイブレータ12は、図２(C) に示す正常動作
の場合と同様に、入力クロック信号51の立上りより期間
T3の間、高レベルＨを出力する。しかし、前述のように
マルチバイブレータ12は、期間T3中にその入力51が再び
高レベルになっても再度トリガされないように構成され
ている。そこで、入力クロック信号51にノイズ100 が重
畳されても、マルチバイブレータ12はこれによって再ト
リガされない。したがって、その出力55は図３(C) に示
す状態をとり、これは、前述した図２(C) に示す波形と
同様である。この波形がAND ゲート16の一方の入力55に
入力される。そこで、マルチバイブレータ12の出力55が
高レベルである期間T3中にAND ゲート16の他方の入力51
にノイズ 100が入力されると、これはAND ゲート16およ
びORゲート57を通過してマルチバイブレータ22に入力さ
れる。この状態を図３(E) に示す。

【００２３】ところで、マルチバイブレータ14は、その
入力61の立下りでトリガされ、入力クロック信号51の高
レベルＨの時間T6よりやや短い期間T5だけ高レベルを維
持するように構成されているのは、前述した。そのた
め、入力クロック信号51にノイズ100 が重畳されている
と、インバータ17でノイズ 100が反転され、これによっ
てマルチバイブレータ14は、図３(D) に参照符号 106で
示すように動作が不定となる。

【００２４】しかし、この状態ではすでに、マルチバイ
ブレータ12の出力55がマルチバイブレータ22をトリガし
ているため（図３(E) ）、マルチバイブレータ22は、ノ
イズ100のうちの最初のパルスからその時定数期間T1の
間、その出力69に低レベルＬを出力する（図３(F) ）。
この低レベルＬの出力69は、AND ゲート24の一方の入力
に入力される。このとき、AND ゲート24の他方の入力71
には、前述の通り高レベルＨが入力されているが、一方
の入力69が低レベルＬになるので、AND ゲート24は低レ
ベルＬをその出力73に出力する。この低レベルＬの状態
は、入力クロック信号51の期間T4にノイズに起因するパ
ルス 100が存在するかぎり、継続する。これを図３(F)
では、期間T7で示す。こうして、回路出力OUT には、ク
ロック信号51に異常があることを示す低レベルＬの表示
信号（図３(G) ）が出力される。

【００２５】これまでの説明は、入力クロック信号51の
無パルス時間T4内に何らかの原因によりパルス100 が重
畳された場合についてであった。しかしこの実施例の異
常検出回路は、これのみならず、入力クロック信号51が
所定の周期T1より短かい周期で到来した場合にも同様に
動作する。

【００２６】ところで、図４(A) に示すように、クロッ
ク信号51の有意レベルの期間T6において、信号の瞬断 1
02があると、短周期クロック検出回路SDにおいて、マル
チバイブレータ12は、図４(C) に参照符号 108で示すよ
うに動作不定となる。これは、マルチバイブレータ12
は、クロック信号51の立下りでトリガされるためであ
る。これに対して、マルチバイブレータ14は、入力ロッ
ク信号51の反転の立下りでトリガされ、期間T5の間、高
レベルＨを出力する（図４(D) ）。前述のように、この
期間T5はクロック信号51の高レベルＨの時間T6よりやや
短く設定され、また高レベルＨの期間T5中にその入力61
が高レベルになってもマルチバイブレータ14が再度トリ
ガされないように構成されているので、クロック信号51
の期間T6にパルス状の瞬断 102が存在しても、マルチバ
イブレータ14はクロック信号51の期間T6の開始から期間
T5の間、高レベルＨを出力し続ける。そこで、マルチバ
イブレータ14の出力63に接続されているAND ゲート18
は、一方の入力63がマルチバイブレータ14によって期間
T5の間、付勢され続けていることになる。一方、AND ゲ
ート18の他方の入力には、インバータ17によって入力ク
ロック信号51の反転された信号が入力される。そこで、
AND ゲート18は、一方の入力63が付勢され続けている期
間T5の間に他方の入力61にインバータ17から入力された
クロック信号51の反転信号を通過させることになる。こ
の状態を図４(E) に示す。この信号(E) はORゲート20を
通過し、マルチバイブレータ22をトリガする。マルチバ
イブレータ22は、瞬断パルス 102のうちの最初のパルス
からその時定数期間T1の間、その出力69に低レベルＬを
出力する（図４(F) ）。この低レベルＬの出力69は、AN
D ゲート24の一方の入力に入力される。

【００２７】他方、長周期クロック検出回路LDでは、マ
ルチバイブレータ10は、正常動作と同様にクロック信号
51の立上りでトリガされる。マルチバイブレータ10はさ
らに、クロック信号51の有意レベル期間T6が終了する前
に瞬断パルス 102で再トリガされ、マルチバイブレータ
10は常に高レベルＨを出力し続ける（図４(B) ）。した
がって、AND ゲート24の他方の入力71は常時、付勢さ
れ、このとき、前述の通り一方の入力69が低レベルＬに
なると、AND ゲート24は低レベルＬをその出力73に出力
する。この低レベルＬの状態は、入力クロック信号51の
期間T6にパルス状の瞬断が存在するかぎり、継続する。
これを図４(F) に期間T8で示す。こうして、回路出力OU
T には、クロック信号51に異常があることを示す低レベ
ルＬの表示信号（図４(G) ）が出力される。

【００２８】入力クロック信号51は、図５(A) に例示す
るように、その周期が所定の周期T1より長くなることが
ある。これは、周期が実際に長くなることもあれば、有
意レベル期間T6の欠落に起因することもある。クロック
信号51の有意期間T6が欠落すると、長周期クロック検出
回路LDでは、マルチバイブレータ10は、前回の入力クロ
ック信号INの立上りからその時定数期間T2が経過する
と、その出力71の状態を低レベルＬにし、その後もその
入力端子51が立ち上がらないため、この出力低レベルＬ
を維持し続ける。この状態を図５(B) に示す。この出力
「１」によってAND ゲート24の一方の入力71が付勢され
る。

【００２９】また短周期クロック検出回路SDにおいて
も、マルチバイブレータ12は、前回の入力クロック信号
INの立下りからその時定数期間T3が経過すると、その出
力55の状態を低レベルＬにし、その後もその入力端子51
が立ち上がらないため、この出力低レベルＬを維持し続
ける。この状態を図５(C) に示す。またマルチバイブレ
ータ14の入力61は、インバータ17により高レベルすなわ
ち高レベルＨになったままであるので、その出力63に常
に低レベルＬを出力する（図５(D) ）。したがってAND
ゲート24の一方の入力63は消勢されたままである。した
がって、ORゲート20の出力67が高レベルＨになることは
なく、マルチバイブレータ22は高レベルＨを維持し続け
る。こうしてAND ゲート24は、その一方の入力69が付勢
され、これによって前述の長周期クロック検出回路LDの
マルチバイブレータ10の低レベルの出力71がAND ゲート
24を通過することができる。これを図５(G) に示す。こ
うして、回路出力OUT には、クロック信号51が断状態に
あることを示す低レベルＬの表示信号が出力される。こ
の断状態の期間T9は、次の正常なクロックパルス 104が
生起するまで、継続する。

【００３０】実施例の異常検出回路によれば、所定の周
期で到来するはずのクロック信号の周期が長くなった
り、また短かくなったり、あるいは瞬断が生じたり、ノ
イズが重畳されたりするクロック信号の異常状態を適切
かつ速やかに検出することができる。そのため、クロッ
ク信号を利用するシステムに異常が波及することを最小
化することができ、システムの信頼性が向上する。

【００３１】

【発明の効果】このように本発明によれば、入力される
クロック信号の周期が所定の長さより短くなったり長く
なったりしても、またはクロック信号に瞬断があったり
パルス状のノイズが重畳されたりしても、これらを確実
に検出することができる。これにより、システムの信頼
性が向上する。

【図面の簡単な説明】

【図１】本発明のクロック信号の異常検出回路の実施例
の構成を示す機能ブロック図である。

【図２】図１に示す回路において、クロック信号が正常
に入力された状態における動作例を説明するタイミング
チャートである。

【図３】図１に示す回路において、クロック信号にノイ
ズが重畳されて入力されたときの動作例を説明するタイ
ミングチャートである。

【図４】図１に示す回路において、有意期間のクロック
パルスに瞬断があるとき動作例を説明するタイミングチ
ャートである。

【図５】図１に示す回路において、所定の周期より長い
周期でクロック信号が入力されたときの動作例を説明す
るタイミングチャートである。

【符号の説明】

10、12、14、22 単安定マルチバイブレータ 16、18、24 AND ゲート 17 インバータ 20 ORゲート IN 入力端子 LD 長周期クロック検出回路 SD 短周期クロック検出回路 OUT 出力端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 通常状態では所定の周期で到来するクロ
   ック信号を受ける入力端子と、 該入力端子に接続され、該入力端子で受けたクロック信
   号のレベルが第１の所定の期間にわたって変化しないこ
   とを検出する第１の時定数回路と、 前記入力端子に接続され、該入力端子で受けたクロック
   信号のレベルが第２の所定の期間内に変化したことを検
   出する第２の時定数回路と、 第１および第２の時定数回路の出力の論理和をとって、
   前記クロック信号の異常を示す出力信号を発生する論理
   和回路とを含み、 第１の所定の期間は前記所定の周期より実質的に長く設
   定され、第２の所定の期間は前記所定の周期より実質的
   に短く設定されていることを特徴とするクロック信号の
   異常検出回路。
2. 【請求項２】 通常状態では、第１の論理状態をとる第
   １の期間、および第１の論理状態とは反対の第２の論理
   状態をとる第２の期間が交互に生起しながら所定の周期
   で到来するクロック信号の異常を検出する異常検出回路
   において、該回路は、 前記クロック信号を受ける入力手段と、 前記入力手段に接続され、前記受けたクロック信号の第
   １の期間によって起動され、前記所定の周期より実質的
   に長い第３の期間にわたって、有意レベルを出力する第
   １の時定数回路と、 前記入力手段に接続され、前記受けたクロック信号の第
   １の期間によって起動され、第２の期間より実質的に短
   い第４の期間にわたって、有意レベルを出力する第２の
   時定数回路と、 前記入力手段に接続され、前記受けたクロック信号の第
   １の期間、第２の時定数回路の出力を禁止する第１のゲ
   ート手段と、 前記入力手段に接続され、前記受けたクロック信号を反
   転し、該反転された信号の第１の期間に相当する期間に
   よって起動され、第１の期間より実質的に短い第５の期
   間にわたって、有意レベルを出力する第３の時定数回路
   と、 前記入力手段に接続され、前記受けたクロック信号を反
   転し、該反転された信号の第１の期間に相当する期間、
   第３の時定数回路の出力を禁止する第２のゲート手段
   と、 第１および第２の時定数回路のうちの少なくとも一方か
   らの有意レベルの出力によって起動され、前記所定の周
   期に実質的に等しい期間にわたって、有意レベルを出力
   する第４の時定数回路と、 第１および第４の時定数回路の出力の論理和をとって、
   前記クロック信号の異常を示す出力信号を発生する論理
   和回路とを含むことを特徴とするクロック信号の異常検
   出回路。
3. 【請求項３】 請求項２に記載の検出回路において、第
   １ないし第４の時定数設定回路は単安定マルチバイブレ
   ータを含み、第１および第２のゲート手段は論理積回路
   を含むことを特徴とするクロック信号の異常検出回路。
4. 【請求項４】 請求項３に記載の検出回路において、第
   ３の時定数設定回路および第２のゲート手段は、前記受
   けたクロック信号を反転する共通の反転回路を含むこと
   を特徴とするクロック信号の異常検出回路。