KR100212051B1 - 데이타 수신 장치 및 방법 - Google Patents

Abstract

본 발명은 M비트의 프리앰블 클럭, 데이터의 동기를 위한 동기부 및 순수 데이터인 정보부로 구성되는 프레임 데이터를 수신하는 장치에 관한 것이다.

이를 위하여 쉬프트레지스터는 프레임 데이터를 클럭으로 하여 수신되는 프레임 데이터를 쉬프트 출력한다. 그리고 판정수단은 프레임 데이터의 정상 유무를 판별하기 위한 N비트의 기준 값을 저장하고 있는 카운트 수단을 구비하고, 쉬프트레지스터의 출력을 인에이블신호로 수신하며, 인에이블신호 주기동안 시스템 클럭을 계수하여 상기 N 카운트 신호를 발생할 시 정상 신호를 출력하며 그렇지 않으면 리세트신호를 발생한다. 그러면 출력수단은 프레임 데이터를 수신하고 판정수단의 출력을 인에이블신호로 수신하며, 판정수단에서 정상신호 출력시 인에이블되어 수신되는 프레임 데이터를 출력하고 리세트신호 수신시 프레임 데이터의 출력을 차단한다.

따라서 데이터 수신장치에서 수신되는 프레임 데이터의 프리앰블 클럭이 정상적으로 수신되는 경우 프레임 데이터를 정상적인 데이터로 처리하며, 프리앰블 클럭이 정상적으로 수신되지 않으면 수신되는 프레임 데이터를 비정상 데이터로 처리한다.

Description

데이터 수신 장치 및 방법

제1도 본 발명에 따라 데이터의 상태를 판단하여 정확하게 데이터를 수신하는 장치의 구성도.

제2도는 본 발명에 따른 수신 데이터의 프레임 구성도.

제3도는 제1도 각부의 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 필터 20 : 쉬프트레지스터

30 : 잡음판정부 40 : 출력부

본 발명은 데이터 수신 장치에 관한 것으로, 특히 수신되는 데이터의 상태를 파악하고 정상적인 데이터만을 수신할 수 있는 장치 및 방법에 관한 것이다.

일반적으로 비동기 방식으로 직렬 데이터를 송수신하는 통신 장치에서는 스타트 비트와 스톱 비트를 구비하여 데이터 찾아내는 기법을 사용하고 있다. 즉, 데이터가 수신되는 경우, 먼저 스타트 비트를 탐색하고 이런 스타트 비트가 탐색되면 이후 수신되는 비트들은 데이터로 수신하며, 데이터 비트 이후에 수신되는 스톱 비트를 탐색하여 스톱 비트가 탐색되면 데이터 수신을 완료하는 것이다. 이런 비동기 방식의 통신 방법은 스타트 비트가 통상 1비트로 이루어지므로, 전송 중에 데이터에 잡음 포함되는 경우 오동작하기 쉬운 단점이 있다. 또한 동기 방식으로 데이터에 잡음 포함되는 경우 오동작하기 쉬운 단점이 있다. 또한 동기 방식으로 데이터를 송수신하는 통신 장치에서는 프레임 단위로 정보를 송수신하게 되는데, 이런 경우에는 데이터에서 동기 클럭을 추출하여야 하는 기술적인 난점이 있다.

또한 현재의 통신 기법은 기존의 전송 라인에 또 다른 정보를 부가하여 전송하는 하이브리드 통신 방식이 나타나고 있다. 예를들면, 하이브리드 통신 방식에는 전화선이나 전력선에 데이터를 함께 전송하는 방식이 있다. 이런 경우 별도의 전송라인을 구비하지 않고 데이터를 통신할 수 있는 이점이 있다. 이때 전화선의 경우에는 음성 신호와 함께 데이터를 통신을 수행하여야 하는데, 음성, 훅크 온/오프천이, 다이알 신호, 링 신호, 톤 신호등의 고유한 전화 기능에 의해 데이터 통신에 영향을 주게 된다. 즉, 전화선을 이용하여 데이터 통신을 하는 경우 비동기 통신방식을 사용하면 상기와 같은 고유한 전화 기능에 의해 스타트 비트를 손실할 수 있게되어 실제 데이터가 수신되는 경우 수신된 데이터를 복구하기가 어렵다. 또한 전력선에서는 60Hz로 제로 크로싱되는 주파수신호와 부하의 변화에 의해 강한 임펄스 노이즈가 발생되어 수신되는 데이터의 복원을 방해하는 경우가 발생될 수 있다.

따라서 본 발명의 목적은 유선을 사용하는 하이브리드 통신 장치에서 수신되는 프레임의 데이터 정보에서 프리앰블 클럭을 분석하여 데이터가 정상적으로 수신되는지의 유무를 판단하여 정확한 데이터를 수신할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 유선을 사용하는 하이브리드 통신장치에서 프리앰블럭, 동기부 및 정보부로 이루어지는 프레임 데이터에서 프리앰블 클럭도부터 데이터의 상태 및 클럭 정보를 판단하고 동기부로 데이터의 동기를 취하여 데이터를 정확하게 복원할 수 있는 장치 방법을 제공함에 있다.

본 발명의 또 다른 목적은 데이터 수신 장치에서 수신되는 프리앰블 클럭의 비트 수 및 주기를 검사하여 데이터의 정상유무를 판단하고, 비정상 상태로 판단된 경우 수신되는 데이터를 차단하는 장치 및 방법을 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1도는 본 발명을 수행하기 위한 데이터 수신 장치의 구성도로서, 필터10은 프리앰블 클럭을 포함하는 데이터를 수신하며, 수신되는 데이터에 포함된 잡음을 여파한다. 쉬프트레지스터20은 상기 필터10의 출력을 수신한다. 상기 쉬프트레지스터10은 여파된 데이터를 클럭으로 하여 데이터를 쉬프트시킨다. 잡음판정부30은 상기 쉬프트레지스터20의 출력을 수신한다. 상기 쉬프트레지스터 20의 출력에서 프리앰블 클럭의 비트 수 및 주기를 계수하여 설정 주기 내에 설정된 비트 수가 수신되지 않는 경우 잡음이 포함된 비정상적인 데이터로 간주하여 리세트신호를 발생하여 상기 쉬프트레지스터20으로 인가한다. 출력부40은 상기 필터10의 출력을 수신하며, 상기 쉬프트 레지스터20의 마지막 출력단 신호를 인에이블신호로 수신한다. 상기 출력부 40은 인에이블 신호 수신시 상기 필터10으로 출력되는 데이터를 정상적인 데이터로 수신한다.

상기 구성에서 잡음판정부30의 구성을 살펴보면, 각각 소정의 설정된 카운트 값을 내장하고 상기 쉬프트레지스터20의 각 출력단의 출력신호를 인에이블 신호로 수신하며, 인에이블 주기동안 클럭을 계수하여 각각 설정된 대응되는 클럭 수가 수신되지 않는 경우 리세트신호를 발생하는 카운터CNT-1카운터CNTn과, 상기 대응되는 카운터CNT-1카운터CNTn과 인버터IG1-인버터IGn을 통해 반전된 상기 쉬프트레지스터20의 다음단 출력신호를 부논리곱하는 낸드게이트NG1-낸드게이트NGn과, 상기 낸드게이트NG1-낸드게이트NGn의 출력을 논리곱하여 제1리세트신호CRS를 발생하는 앤드게이트 AG1과, 프레임 데이터의 끝임을 알리는 제2리세트신호RER와 상기 제1리세트신호CRS를 논리곱하여 리세트신호를 발생하는 앤드게이트AG2와, 상기 앤드게이트AG2의 출력과 전원은 리세트신호를 논리곱하여 상기 쉬프트레지스터20의 리세트신호로 인가하는 앤드게이트AG3과, 상기 쉬프트레지스터20의 최종 출력단 신호를 반전하는 인버터IGn+1의 출력과 앤드게이트AG3의 출력을 논리곱하여 상기 카운터CNT-1카운터CNTn의 리세트신호로 인가하는 앤드게이트AG4로 구성된다. 여기서 상기 카운터CNT-1카운터CNTn의 카운트 값은 각각 1에서 n으로 설정된다. 이때 상기 프리앰블 클럭이 M비트로 이루어진 경우 M 비트의 프리앰블 클럭 중에 n비트가 연속적으로 수신되면 수신되는 데이터는 정상적인 데이터로 판단되어 상기 제1리세트신호CRS는 발생되지 않으며, 상기 n비트가 연속적으로 수신되기 전에 임의 비트수에서 프리앰블 클럭에 이상이 발생되면 대응되는 카운트 값으로 설정된 카운터 CNT가 제1리세트신호CRS를 발생하게 된다.

제2도는 본 발명에 따른 프레임 데이터의 구성도로서, 데이터의 정상 유뮤를 판단하기 위해 1과 0이 반복되는 코드(reversal code) M비트로 구성되는 한 프리앰블 클럭과, 수신데이터의 동기를 위한 동기부(synth field)와, 순수 데이터인 정보부(data field)로 이루어진다.

제3도는 본 발명에 따라 데이터 수신 장치에서 프리앰블 클럭의 수신 상태를 분석하여 데이터가 정상데이터인지 아니면 데이터에 잡음이 포함되어 있는지를 판단하는 과정을 도시하는 제1도 각부의 동작 파형을 예시하고 있다.

상술한 제1도의 구성에 의거 본 발명을 제2도의 프레임 데이터 및 제3도의 각부 동작 파형도를 참조하여 상세히 설명한다.

본 발명은 프리앰블 클럭을 구비하는 프레임 데이터를 수신하는 장치에서 데이터의 수신 초기에 프리앰블 클럭의 개수 및 클럭 간의 간격을 검사하여 원하는 시간 내에 연속하는 클럭 수가 수신되는가 검사하고, 이런 조건이 만족되지 않는 프레임 데이터가 수신된 경우에는 비정상적인 데이터로 간주하여 정확한 데이터만을 수신할 수 있도록 한다. 이때 본 발명의 데이터 수신 장치로 입력되는 프레임 데이터는 프리앰블 클럭을 포함하는 데이터가 될 수 있고, 또한 외부에서 프리앰블 클럭과 데이터를 구별지어주면, 이런 프리앰블 클럭과 구분된 수신데이터가 되어도 좋다. 본 발명에서는 제2도와 같이 프리앰블 클럭과 데이터가 함께 구성되는 프레임 데이터로 가정하며, 상기 프리앰블 클럭은 1과 0이 반복되는 M 비트의 신호로 이루어졌다고 가정한다.

본 발명의 데이터 수신 장치의 동작을 살펴보면, 입력데이터RXD를 수신하는 필터10은 수신되는 입력데이터RXD를 여파하여 제3도와 같이 출력한다. 이때 상기 입력데이터RXD는 제2(a)도에 도시된 바와 같이 프리앰블 클럭, 동기부, 정보부의 순으로 수신되며, 프리앰블 클럭은 제2(b)도에 도시된 바와 같이 0과 1이 반복되는 M비트로 이루어진다. 그리고 상기 제2(a)도와 같은 프레임 데이터 중에서 제1도의 필터10을 인가되는 입력데이터RXD는 제3도의 T1 및 T2로 도시된 바와 같이 프리앰블 클럭에 이상이 있다고 가정한다. 또한 연속하는 프리앰블 클럭 중에서 클럭의 누락을 감지하는 카운터CNT1-카운터CNTn 중에서 카운터CNT1은 1개의 프리앰블 클럭 수신후 다음의 프리앰블 클럭이 누락된 것을 감지할 수 있도록 카운트 값이 세트되고, 카운터CNT2는 2개의 프리앰블 클럭 수신 후 다음의 프리앰블 클럭이 누락된 것을 감지할 수 있도록 카운트 값이 세트되며, 카운터CNTn은 n개의 프리앰블 클럭 수신 후 다음의 프리앰블 클럭이 누락된 것을 감지할 수 있도록 카운트 값이 세트된다. 따라서 상기 카운터CNT1-카운터CNTn은 연속적으로 수신되는 M비트의 프리앰블 클럭에서 n비트 프리앰블 클럭이 수신되기 이전에 임의 프리앰블 클럭이 누락되면 이에 대한 감지신호를 발생하게 되는 것이다.

상기 필터10을 출력하는 입력데이터RXD는 쉬프트레지스터20의 클럭단으로 인가된다. 따라서 상기 쉬프트레지스터20은 제3도와 같이 입력되는 입력데이터RXD를 클럭으로 수신하여 쉬프팅 동작을 수행한다. 이때 최초 P1 프리앰블 클럭이 수신되면 상기 쉬프트레지스터20은 Q1단자로 제3도의 BQ1에 도시한 바와 같이 쉬프팅 출력을 발생한다. 그러면 상기 Q1 단자의 출력을 인에이블 신호로 수신하는 카운터CNT1은 인에이블되어 수신되는 클럭을 계수하기 시작한다. 이때 T1시점에서 제3도에 도시한 바와 같이 프리앰블 클럭이 누락되었음을 감시하고 제3도의 CNT1에 도시된 바와 같은 하이 논리 신호를 발생한다. 그러면 낸드게이트NG1은 상기 카운터 CNT1의 하이 논리 신호에 의해 로우 논리 신호를 발생하며, 이로인해 앤드게이트AG1은 프리앰블 클럭에 이상이 있음을 알리기 위하여 로우 논리를 갖는 제1리세트신호CRS를 발생한다. 그러면 상기 앤드게이트AG1의 제1리세트신호CRS에 의해 제3도의 CL로 도시된 바와같이 앤드게이트AG20앤드게이트AG4가 로우 논리를 갖는 리세트 신호를 발생하게 되므로 쉬프트레지스터20 BQ1 신호 및 카운터CNT1-카운터CNTn은 모두 초기화된다.

상기와 같이 초기화 동작이 수행된 후 쉬프트레지스터20은 상기 필터10을 출력하는 P2 프리앰블 클럭에 의해 제3도에 도시한 바와 같이 다시 쉬프트 동작을 수행한다. 그러면 상기 카운터CNT1은 상기 Q1단자의 출력에 의해 인에이블되어 다시 카운트 동작을 재개한다. 이때 P2 클럭 이후에 다시 P3 클럭이 연속적으로 수신되므로 카운터CTN1은 정상적인 로우 논리 신호를 출력하며, 상기 쉬프트레지스터20의 Q2단자는 제3도의 BQ2에 도시된 바와같이 하이 논리 신호를 출력하므로 카운터CTN2가 인에이블된다. 이때 상기 카운터CTN2는 상기 Q2단자에 의해 인에이블되어 수신되는 클럭을 계수한다. 이후 다시 T2 시점에서 프리앰블 클럭이 누락되어 있으므로, 상기 카운터CTN2는 하이 논리를 갖는 신호를 출력한다. 그러면 낸드게이트NG2는 로우 논리 신호를 발생하며 이로인해 앤드게이트AG1이 다시 로우 논리를 갖는 제1리세트신호CRS를 발생한다. 그러면 상기 제3도의로 도시한 바와같이 앤드게이트AG2-앤드게이트AG4가 로우 논리 신호를 출력하게되어 쉬프트레지스터20의 Q1단자 및 Q2단자는 각각 제3도의 BQ1 및 BQ2와 같이 카운터CNT1-카운터CNTn이 초기화된다.

위와 같이 M비트의 프리앰블 클럭 중에서 연속적으로 n비트 이상의 프리앰블 클럭이 수신되기 이전에 임의 상태에서 프리앰블 클럭이 누락되면 대응되는 카운트 값이 세트된 카운터CNT가 제1리세트신호CRS를 발생하게 된다. 따라서 프리앰블 클럭이 연속적으로 n개 이상이 수신되지 않으면 해당하는 프레임 데이터는 비정상적인 데이터로 간주되어 무시된다.

이때 상기와 같이 초기화 동작이 수행된 후 제3도에 도시된 바와 같이 P4 클럭이 수신되면 쉬프트레지스터20은 제3도에 도시한 바와 같이 다시 쉬프트 동작을 수행한다. 그러면 상기 카운터 CNT1은 제3도에 도시한 바와 같이 다시 쉬프트 동작을 수행한다. 그러면 상기 카운터CNT1은 제3도의 BQ1으로 도시되는 상기 Q1단자의 풀력에 의해 인에이블되어 다시 카운트 동작을 재거한다. 이때 P4 클럭 이후에 다시 P5 클럭이 연속적으로 수신되므로 카운터CNT1은 정상적인 로우 논리 신호를 출력하며, 제3도의 BQ2로 도시되는 상기 쉬프트레지스터20의 Q2단자에서 하이 논리 신호를 출력하므로 카운터CNT2가 인에이블된다. 이때 상기 카운터CNT2는 상기 Q2단자에 의해 인에이블되어 수신되는 클럭을 계수한다. 이후 P6 클럭이 수신되면 Q3단자로 하이 논리 신호가 출력되어 카운터CNT3이 인에이블 되며, 이로이해 카운터CNT3도 수신되는 클럭을 계수하기 시작한다. 상기와 같이 프리앰블 클럭이 연속적으로 수신되면, 상기 쉬프트레지스터20이 상기 프리앰블 클럭이 연속적으로 수신되면, 상기 쉬프트레지스터20이 상기 프리앰블 클럭에 의해 정상적으로 쉬프팅 동작을 수행하여 Q1-Qn 단자로 하이 논리 신호를 순차적으로 출력하며, 상기 쉬프트레지스터20의 출력단자Q1-Qn에 각각 연결되는 카운터CNT1-카운터CNTn이 모두 정상적인 상태로 인에이블되어 수신되는 클럭을 계수하게 된다. 따라서 상기 카운터CNT1-카운터CNTn은 모두 로우 논리 신호를 출력하게 되며, 이로인해 낸드게이트NG1-낸드게이트NGn은 하이 논리 신호를 유지하게 된다. 따라서 앤드게이트AG1은 로우 논리를 갖는 제1리세트신호CRSFMF 발생하지 않고 하이 논리 상태를 유지한다.

이런 경우 상기 쉬프트레지스터20은 프리앰블 클럭이 수신되는 동안 제3도의 CL가 하이 논리상태를 유지하여 리세트신호를 수신하지 않게 되므로, 수신되는 입력데이터RXD에 의해 쉬프트 동작을 안정되게 수행할 수 있게 된다. 그러면 상기 쉬프트레지스터20은 T3 시점에서 최종 출력단Qn+2로 제3도에 도시된 바와 같이 하이 논리 신호를 출력하게 된다. 이때 상기 쉬프트레지스터20의 Qn+2출력단 신호를 인에이블 신호로 수신하는 출력부40은 T3 시점에서 인에이블되어 상기 필터10을 출력하는 입력데이터RXD를 수신 장치 측으로 인가한다. 이때 상기 출력부10의 출력데이터OTD는 제3도에 도시된 바와 같이 n비트 이후에 존재하는 프리앰블 클럭을 포함한 동기부 및 정보부의 데이터들이 됨을 알 수 있다. 이때 상기 필터10을 출력하는 입력데이터RXD를 클럭으로 수신하는 쉬프트레지스터20은 프리앰블 클럭 이후의 동기부 및 정보부의 데이터에 의해 쉬프팅 동작을 계속 수행하고 있지만, 상기 카운터CNT1-카운터CNTn이 이미 자신에 설정된 카운트 값을 만족하는 프리앰블 클럭을 감지한 상태이므로 더 이상의 리세트 신호를 수신하지 않게 된다.

상기와 같이 프레임 데이터를 수신하는 상태에서 프레임 데이터의 모든 정보를 수신 완료하면, 제3도에 도시된 바와 같이 로우 논리를 갖는 제2리세트신호RER(RXEND RESET)이 수신된다. 그러면 앤드게이트AG2가 로우 논리를 갖는 리세트신호를 발생하게 되며, 이로인해 앤드게이트AG3 및 앤드게이트AG4가 로우 논리 신호를 출력하게 되어 쉬프트레지스터20 및 카운터CNT1-카운터CNTn이 초기화된다. 따라서 다음에 수신되는 입력데이터RXD를 처리할 수 있는 대기 상태가 된다.

상기한 바와 같이 프리앰블 클럭을 구비하는 프레임 데이터를 수신하는 장치에서 프리앰블 클럭의 상태를 분석하여 데이터의 정상유무를 판단하며, 프리앰블 클럭이 소정 클럭 수 이상 연속적으로 수신되지 않는 경우 비정상적으로 처리한다.

따라서 데이터수신시 정확한 데이터만을 수신하게 되어 신뢰성있게 수신데이터를 처리할 수 있다. 또한 이와 같은 데이터 수신 장치를 사용하는 경우, 특히 전화선이나 전력선등 잡음이 심한 전송 매체를 이용한 데이터 통신에서 오 데이터의 유입을 방지하고 정확한 데이터만 재생할 수 있다.

Claims (5)

1. 프리앰블 클럭, 동기부 및 정보부의 순서로 전송되는 프레임 데이터를 수신하는 하이브리드 통신 장치에 있어서, 시스템 클럭에 의해 수신되는 상기 프레임 데이터를 쉬프트시키며, 리세트 신호에 의해 클리어 되는 쉬프트레지스터와, 카운터를 구비하고 상기 쉬프트 레지스터의 출력을 인에이블 신호로 수신하며, 상기 인에이블 신호 구간에서 상기 카운터가 프리앰블 클럭을 계수하여 설정값에 도달할 시 정상신호를 출력하며, 그렇지 않으면 상기 리세트 신호를 발생하는 잡음 판정부와, 상기 프레임 데이터를 수신하고 상기 잡음판정부의 출력을 인에이블 신호로 수신하며, 상기 잡음판정부에서 정상신호 출력시 수신되는 프레임 데이터를 출력하고 리세트 신호 수신기 상기 프레임 데이터를 출력을 차단하는 출력부로 구성된 것을 특징으로 하는 데이터 수신장치.
2. 제1항에 있어서, 상기 프리앰블 클럭이 연속적으로 하이 및 로우 논리를 반복하는 M비트의 클럭이고 시스템의 클럭과 동일한 주파수를 가지며, 상기 카운터가 클럭간 타임 아웃과 전체 클럭의 개수를 카운트하여 설정된 수의 프리앰블 클럭이 수신되었을 때 상기 정상신호를 발생하는 것을 특징으로 하는 데이터 수신장치.
3. 제2항에 있어서, 상기 잡음판정부가 프레임 데이터의 종료신호를 수신하며, 상기 종료신호를 수신하는 시점에서 또 다른 리세트신호를 발생하는 수단을 더 구비한 것을 특징으로 하는 데이터 수신장치.
4. 제3항에 있어서, 상기 프레임 데이터를 입력하는 단과 쉬프트레지스터 사이에 여결되는 디지털 필터를 더 구비한 것을 특징으로 하는 데이터 수신장치.
5. 프리앰블, 동기부 및 정보부의 순서로 전송되는 프레임 데이터를 수신하는 하이브리드 통신방법에 있어서, 상기 프레임 데이터를 쉬프트시켜 출력하는 과정과, 상기 쉬프트 출력신호에서 상기 프리앰블의 수신 구간을 카운트하여 설정된 수의 상기 프리앰블이 수신되는가 판단하는 과정과, 상기 판단과정에서 설정된 수의 프리앰블이 수신되지 못한 경우 상기 쉬프트 및 카운트 동작을 중단하고 상기 프레임 데이터의 출력 경로를 차단하는 과정과, 상기 판단과정에서 설정된 수의 프리앰블이 수신된 경우 출력 경로를 형성하여 상기 프레임 데이터를 수신기 측에 전달하는 과정으로 이루어짐을 특징으로 하는 데이터 수신장치.