JPH0646394B2 - 割り込み制御回路 - Google Patents
割り込み制御回路Info
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- JPH0646394B2 JPH0646394B2 JP683885A JP683885A JPH0646394B2 JP H0646394 B2 JPH0646394 B2 JP H0646394B2 JP 683885 A JP683885 A JP 683885A JP 683885 A JP683885 A JP 683885A JP H0646394 B2 JPH0646394 B2 JP H0646394B2
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- control unit
- scu0
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数台の中央処理装置(CPU)，チャネル制御装
置(CHP)が接続されているシステム制御装置(SCU)を複数
台接続しているデータ処理システムにおける割り込み制
御回路に関する。
置(CHP)が接続されているシステム制御装置(SCU)を複数
台接続しているデータ処理システムにおける割り込み制
御回路に関する。
最近の半導体技術の著しい進歩に伴って、論理ブロック
の高集積化が図られ、例えばデータ処理装置の中央処理
装置(CPU),チャネル制御装置(CHP)等が１ボードで構成
されるようになり、それぞれの装置間を接続する為のコ
ネクタの数が制限されるようになってきた。
の高集積化が図られ、例えばデータ処理装置の中央処理
装置(CPU),チャネル制御装置(CHP)等が１ボードで構成
されるようになり、それぞれの装置間を接続する為のコ
ネクタの数が制限されるようになってきた。
又、最近のデータ処理装置の高速化動向に伴って、例え
ば、２台のシステム制御装置(SCU)に中央処理装置(CP
U),チャネル制御装置(CHP)が接続されると云う、大型の
データ処理システムの基本的な構成において、各装置か
らの信号線を伝搬する信号の遅延が問題になるようにな
り、各信号線長をできる限り短くしたいと云う要求か
ら、データ処理システムは、第３図(a)のような構成か
ら、(b)のような構成をとるようになってきた。
ば、２台のシステム制御装置(SCU)に中央処理装置(CP
U),チャネル制御装置(CHP)が接続されると云う、大型の
データ処理システムの基本的な構成において、各装置か
らの信号線を伝搬する信号の遅延が問題になるようにな
り、各信号線長をできる限り短くしたいと云う要求か
ら、データ処理システムは、第３図(a)のような構成か
ら、(b)のような構成をとるようになってきた。
第３図(a)の従来のシステム構成においては、各チャネ
ル制御装置(CHP0,1)から中央処理装置(CPU0,1,2,3)に対
する割り込み処理は、２台のシステム制御装置(SCU0,1)
の内の、どちらか一台をマスタ(M)ＳＣＵとし、該マス
タ(M)側において一括処理を行っていた為、チャネル制
御装置(CHP0,1)から時系列で送られてくる割り込み要求
の１つを、システム制御装置(SCU0,又はSCU1)に設けら
れたカウンタ値に基づいて逐一選択すると共に、同じカ
ウンタの出力信号に基づいて生成する中央処理装置(CPU
0〜3)からの割り込みマスク信号を時系列で受信して、
上記割り込み要求と照合するようして割り込み信号を生
成する方法においても、該割り込み処理上の問題はなか
った。
ル制御装置(CHP0,1)から中央処理装置(CPU0,1,2,3)に対
する割り込み処理は、２台のシステム制御装置(SCU0,1)
の内の、どちらか一台をマスタ(M)ＳＣＵとし、該マス
タ(M)側において一括処理を行っていた為、チャネル制
御装置(CHP0,1)から時系列で送られてくる割り込み要求
の１つを、システム制御装置(SCU0,又はSCU1)に設けら
れたカウンタ値に基づいて逐一選択すると共に、同じカ
ウンタの出力信号に基づいて生成する中央処理装置(CPU
0〜3)からの割り込みマスク信号を時系列で受信して、
上記割り込み要求と照合するようして割り込み信号を生
成する方法においても、該割り込み処理上の問題はなか
った。
然しながら、第３図(b)のようなシステム構成において
は、それぞれのシステム制御装置(SCU)内の割り込み機
構が、その物理的接続条件から鏡対象となる為、１つの
システム制御装置(SCU)に接続されているチャネル制御
装置（例えば、(CHP0）から複数の中央処理装置(CPU0〜
3)への割り込み処理を考えると、それぞれのシステム制
御装置(SCU0,1)での、上記割り込みの優先順位，及び、
送出先が逆になると云う不都合が生じる問題があり、何
れのシステム制御装置(SCU0,1)においても、１つのチャ
ネル制御装置（例えば、CHP0)からの割り込み要求は、
同じ中央処理装置（例えば、CPU0)を選択する割り込み
制御回路が待たれていた。
は、それぞれのシステム制御装置(SCU)内の割り込み機
構が、その物理的接続条件から鏡対象となる為、１つの
システム制御装置(SCU)に接続されているチャネル制御
装置（例えば、(CHP0）から複数の中央処理装置(CPU0〜
3)への割り込み処理を考えると、それぞれのシステム制
御装置(SCU0,1)での、上記割り込みの優先順位，及び、
送出先が逆になると云う不都合が生じる問題があり、何
れのシステム制御装置(SCU0,1)においても、１つのチャ
ネル制御装置（例えば、CHP0)からの割り込み要求は、
同じ中央処理装置（例えば、CPU0)を選択する割り込み
制御回路が待たれていた。
第４図は、システム制御装置(SCU0,1)における従来のの
割り込み処理機構の全体をブロック図で示したもで、１
はカウンタ，２はデコーダ(DEC),３は割り込み保留ラッ
チ群，４はセレクタ(SEL),５は割り込み制御部，６は補
正アダー(CA),70〜78はラッチ，８はシステム制御装置
(SCU0,1)のマスタ，スレーブ状態を表示するラッチ(M/
S)である。
割り込み処理機構の全体をブロック図で示したもで、１
はカウンタ，２はデコーダ(DEC),３は割り込み保留ラッ
チ群，４はセレクタ(SEL),５は割り込み制御部，６は補
正アダー(CA),70〜78はラッチ，８はシステム制御装置
(SCU0,1)のマスタ，スレーブ状態を表示するラッチ(M/
S)である。
説明の便宜上、各システム制御装置(SCU0,1)に接続され
ている中央処理装置として、CPU0,1の２台，チャネル制
御装置として、CHP0,1の２台に限定したシステムで説明
する。又、通常、割り込み処理等はマスタ(マスタ／ス
レーブを表示するラッチによってマスタ指定をされたSC
U)(M)側のシステム制御装置(SCU)が行うものとする。
ている中央処理装置として、CPU0,1の２台，チャネル制
御装置として、CHP0,1の２台に限定したシステムで説明
する。又、通常、割り込み処理等はマスタ(マスタ／ス
レーブを表示するラッチによってマスタ指定をされたSC
U)(M)側のシステム制御装置(SCU)が行うものとする。
今、チャネル制御装置（以下、CHP0,1と云う）から中央
処理装置（以下、CPU0,1と云う）に割り込み要求があ
り、該割り込み情報（割り込み要求信号と、チャネルN
o.，又は、割り込みレベル等）がそれぞれラッチ70,71
にセットされると、デコーダ(DEC)２においてデコード
され、割り込み保留ラッチ群３の当該ビットにセットさ
れる。
処理装置（以下、CPU0,1と云う）に割り込み要求があ
り、該割り込み情報（割り込み要求信号と、チャネルN
o.，又は、割り込みレベル等）がそれぞれラッチ70,71
にセットされると、デコーダ(DEC)２においてデコード
され、割り込み保留ラッチ群３の当該ビットにセットさ
れる。
カウンタ１は、例えば４ビット（＝16カウント）で構成
されていて、マシンサイクル毎にカウントアップされ、
その時々のカウント値によって、16ビットで構成される
割り込み保留ラッチ群５の１つをセレクタ(SEL)４で選
択するように動作する。
されていて、マシンサイクル毎にカウントアップされ、
その時々のカウント値によって、16ビットで構成される
割り込み保留ラッチ群５の１つをセレクタ(SEL)４で選
択するように動作する。
一方、カウンタ１の値は補正アダー(CA)６において、当
該カウンタ１の値に対応するマスクビットをCPU0,1にお
いて読み出し、ラッチ72,73にセットして、割り込み制
御部５で、セレクタ(SEL)４で選択された割り込みラッ
チと論理積をとる迄の間の遅延サイクル分を補正して、
ラッチ76を通して、CPU0,1に送出される。
該カウンタ１の値に対応するマスクビットをCPU0,1にお
いて読み出し、ラッチ72,73にセットして、割り込み制
御部５で、セレクタ(SEL)４で選択された割り込みラッ
チと論理積をとる迄の間の遅延サイクル分を補正して、
ラッチ76を通して、CPU0,1に送出される。
即ち、上記カウンタ１に対応する、各CPU0,1におけるマ
スクビットを読み出す際、何段かの４ビットレジスタが
介入していて、マシンサイクル毎にシフトされて、各CP
U0,1におけるマスクレジスタを選択し、対応するマスク
ビットを読み出し、該読み出されたマスクビットも、何
段かの４ビットレジスタを介して、当該システム制御装
置(SCU)のラッチ72,73を介して割り込み制御部５に入力
される構成になっている。
スクビットを読み出す際、何段かの４ビットレジスタが
介入していて、マシンサイクル毎にシフトされて、各CP
U0,1におけるマスクレジスタを選択し、対応するマスク
ビットを読み出し、該読み出されたマスクビットも、何
段かの４ビットレジスタを介して、当該システム制御装
置(SCU)のラッチ72,73を介して割り込み制御部５に入力
される構成になっている。
従って、該カウンタ１の値が、各CPU0,1のマスクレジス
タに到達したサイクルでは、上記カウンタ１の値は、そ
のサイクル数分だけ、カウントアップされており、且
つ、読み出されたマスクビットが、実際に、上記システ
ム制御装置(SCU)に到達した時点では、更に、上記カウ
ンタ１は、そのサイクル遅延分カウントアップされてい
ることになる。
タに到達したサイクルでは、上記カウンタ１の値は、そ
のサイクル数分だけ、カウントアップされており、且
つ、読み出されたマスクビットが、実際に、上記システ
ム制御装置(SCU)に到達した時点では、更に、上記カウ
ンタ１は、そのサイクル遅延分カウントアップされてい
ることになる。
その為、システム制御装置(SCU)のカウンタ１が示して
いる値に対応するマスクビットと論理積をとる為には、
上記カウンタ１から、各CPU0,1のマスクレジスタ迄の段
数と、各マスクレジスタからシステム制御装置(SCU)迄
の段数分、上記補正アダー(CA)６で補正してやる必要が
ある。
いる値に対応するマスクビットと論理積をとる為には、
上記カウンタ１から、各CPU0,1のマスクレジスタ迄の段
数と、各マスクレジスタからシステム制御装置(SCU)迄
の段数分、上記補正アダー(CA)６で補正してやる必要が
ある。
例えば、総段数が６段あるとすると、“６”を減算し
て、各CPU0,1に送出する。
て、各CPU0,1に送出する。
各CPU0,1から送出されてきた割り込みマスクビット（通
常、このマスクビットは、１つのCPUに対応して、例え
ば、４ビットからなっているが、ここでは、説明の便宜
上、上記４ビットのマスクビットの論理積をとったもの
を１ビットとして示してある）は、ラッチ72,73にセッ
トされ、割り込み制御部５において、セレクタ(SEL)４
で選択された割り込み保留ラッチと論理積がとられ、そ
の論理積出力がラッチ74,又は75にセットされて、それ
ぞれ、CPU0,1に送出されることにより、CHP0,又はCHP1
からCPU0,又はCPU1への割り込みが行われる。
常、このマスクビットは、１つのCPUに対応して、例え
ば、４ビットからなっているが、ここでは、説明の便宜
上、上記４ビットのマスクビットの論理積をとったもの
を１ビットとして示してある）は、ラッチ72,73にセッ
トされ、割り込み制御部５において、セレクタ(SEL)４
で選択された割り込み保留ラッチと論理積がとられ、そ
の論理積出力がラッチ74,又は75にセットされて、それ
ぞれ、CPU0,1に送出されることにより、CHP0,又はCHP1
からCPU0,又はCPU1への割り込みが行われる。
上記セレクタ(SEL)４で選択された割り込み要求をCPU0,
1の何れかに送出する為の論理表を以下に示す。
1の何れかに送出する為の論理表を以下に示す。
上記割り込み処理が行われる時、同じ割り込み要因によ
る多重割り込みを防止する為に、割り込み制御部５にお
いては、セレクタ(SEL)４で選択された割り込み保留ラ
ッチとマスクラッチとの論理積がとれると、上記論理表
に従って、該当するCPU0,又はCPU1に割り込み信号を送
出した後、当該割り込み情報（チャネルNo.）を用い
て、該割り込まれたCPU0,又はCPU1からの無効化要求信
号（ラッチ77,78）に基づき、該割り込み保留ラッチ群
３内の当該ラッチに対する無効化処理（割り込み保留ラ
ッチのリセット）を行うように動作する。
る多重割り込みを防止する為に、割り込み制御部５にお
いては、セレクタ(SEL)４で選択された割り込み保留ラ
ッチとマスクラッチとの論理積がとれると、上記論理表
に従って、該当するCPU0,又はCPU1に割り込み信号を送
出した後、当該割り込み情報（チャネルNo.）を用い
て、該割り込まれたCPU0,又はCPU1からの無効化要求信
号（ラッチ77,78）に基づき、該割り込み保留ラッチ群
３内の当該ラッチに対する無効化処理（割り込み保留ラ
ッチのリセット）を行うように動作する。
この無効化処理は、一度選択され、各CPU0,1に送出され
た割り込み情報は、その割り込み処理が終了して、上記
無効化要求信号が送出されてくるまで、各システム制御
装置(SCU0,1)における割り込み制御部５で保持されてい
るので、その保持されている割り込み情報（チャネルN
o.）を用いて、上記割り込み中のCPU0,又は、CPU1から
の無効化要求信号（ラッチ77,78）がくると、上記保持
されている割り込み情報（チャネルNo.）を用いて、上
記割り込み保留ラッチ群３に保持されているビット位置
を認識し、該当のビットをリセットして、多重割り込み
が起こることを抑止する。
た割り込み情報は、その割り込み処理が終了して、上記
無効化要求信号が送出されてくるまで、各システム制御
装置(SCU0,1)における割り込み制御部５で保持されてい
るので、その保持されている割り込み情報（チャネルN
o.）を用いて、上記割り込み中のCPU0,又は、CPU1から
の無効化要求信号（ラッチ77,78）がくると、上記保持
されている割り込み情報（チャネルNo.）を用いて、上
記割り込み保留ラッチ群３に保持されているビット位置
を認識し、該当のビットをリセットして、多重割り込み
が起こることを抑止する。
このような従来方式においては、マスタ(M)側のシステ
ム制御装置(SCU)において、一括的に割り込み処理が実
行されるので、当該システムに接続される総てのチャネ
ル制御装置（例えば、CHP0,1），中央処理装置（例え
ば、CPU0〜3）に対して、上記ラッチ70〜78に対応する
ラッチ，及び接続端子が必要となり、システム制御装置
(SCU)の高集積化を妨げる問題があった。
ム制御装置(SCU)において、一括的に割り込み処理が実
行されるので、当該システムに接続される総てのチャネ
ル制御装置（例えば、CHP0,1），中央処理装置（例え
ば、CPU0〜3）に対して、上記ラッチ70〜78に対応する
ラッチ，及び接続端子が必要となり、システム制御装置
(SCU)の高集積化を妨げる問題があった。
又、本来ならば、スレーブ(S)側｛又は、マスタ(M)側｝
のシステム制御装置(SCU)で制御されるべきチャネル制
御装置(CHP),中央処理装置(CPU)を、マスタ(M)側｛又
は、スレーブ(S)側｝のシステム制御装置(SCU)にも接続
する必要があり、信号線長の伸張に伴う信号の伝搬遅延
が大きくなり、当該データ処理システムの高速化を妨げ
る問題があった。
のシステム制御装置(SCU)で制御されるべきチャネル制
御装置(CHP),中央処理装置(CPU)を、マスタ(M)側｛又
は、スレーブ(S)側｝のシステム制御装置(SCU)にも接続
する必要があり、信号線長の伸張に伴う信号の伝搬遅延
が大きくなり、当該データ処理システムの高速化を妨げ
る問題があった。
本発明は上記従来の欠点に鑑み、２台のシステム制御装
置(SCU0,1)と、総てのチャネル制御装置(CHPi),或いは
中央処理装置(CPUj)との間で、直接接続を行わないシス
テム構成において、それぞれのシステム制御装置(SCU)
に直接接続されているチャネル制御装置（例えば、CHP
0,又はCHP1）から、中央処理装置（例えば、CPU0,1,又
はCPU2,3）への割り込みを効果的に行う回路を提供する
ことを目的とするものである。
置(SCU0,1)と、総てのチャネル制御装置(CHPi),或いは
中央処理装置(CPUj)との間で、直接接続を行わないシス
テム構成において、それぞれのシステム制御装置(SCU)
に直接接続されているチャネル制御装置（例えば、CHP
0,又はCHP1）から、中央処理装置（例えば、CPU0,1,又
はCPU2,3）への割り込みを効果的に行う回路を提供する
ことを目的とするものである。
この目的は、複数台の中央処理装置(CPU),チャネル制御
装置(CHP)が接続されているシステム制御装置(SCU)を、
複数台対称構成で接続しているデータ処理システムにお
いて、 各システム制御装置(SCU)毎に、各チャネル制御装置(CH
P)からの割り込み情報に対して、割り込み保留を示すラ
ッチ群(3)を持ち、 各中央処理装置(CPU0,1,又は、CPU2,3)から時系列に送
られてくる割り込みマスク信号と、優先順位とによっ
て、１つのチャネル制御装置(CHP0,又は、CPU1)を選択
し、各中央処理装置(CPU0,1,2,3)への割り込み要求（ト
リガ信号）を送出すると共に、そのチャネル制御装置(C
HP0,又は、CHP1)からの割り込み要求番号(CHN0)を送出
するための割り込み機構(70,71,77,78,3,4,51,530,53,5
2)を、各システム制御装置(SCU0,又は、SCU1)で、同じ
構成として、鏡対象的に配置し、 それぞれのシステム制御装置(SCU0,又は、SCU1)に接続
されているチャネル制御装置(CHP0,又は、CHP1)からの
割り込み要求情報（トリガ信号，CHN0）を、互いに、自
システム制御装置(SCU0,又は、SCU1)の自入力端子と、
他システム制御装置(SCU1,又は、SCU0)の他入力端子に
交又させて接続すると共に、中央処理装置(CPU0,1,又
は、CPU2,3)から送られてくる上記割り込みマスク信号
を、互いに、自システム制御装置(SCU0,又は、SCU1)の
自入力端子と、他システム制御装置(SCU1,又は、SCU0)
の他入力端子に交又させて接続し、 任意のチャネル制御装置(CHPi)から、任意の中央処理装
置(CPUj)への割り込み要求の優先順位回路(53)への入力
順序を変更する優先順位変更回路(530)に、上記システ
ム制御装置(SCU0,1)を識別する識別子(SCU ID)を入力
し、該識別子(SCU ID)の値(0,1)によって、それぞれの
システム制御装置(SCU0,1)における中央処理装置(CPU0,
1)，又は、中央処理装置(CPU2,3)への割り込み要求の上
記優先順位回路(53)への入力順序が、互いに逆になるよ
うに構成することで、 各システム制御装置(SCU0,1)における割り込み先きの中
央処理装置(CPU0,1,2,3)と、その優先順位を同じに見せ
るように制御する本発明の割り込み制御回路によって達
成される。
装置(CHP)が接続されているシステム制御装置(SCU)を、
複数台対称構成で接続しているデータ処理システムにお
いて、 各システム制御装置(SCU)毎に、各チャネル制御装置(CH
P)からの割り込み情報に対して、割り込み保留を示すラ
ッチ群(3)を持ち、 各中央処理装置(CPU0,1,又は、CPU2,3)から時系列に送
られてくる割り込みマスク信号と、優先順位とによっ
て、１つのチャネル制御装置(CHP0,又は、CPU1)を選択
し、各中央処理装置(CPU0,1,2,3)への割り込み要求（ト
リガ信号）を送出すると共に、そのチャネル制御装置(C
HP0,又は、CHP1)からの割り込み要求番号(CHN0)を送出
するための割り込み機構(70,71,77,78,3,4,51,530,53,5
2)を、各システム制御装置(SCU0,又は、SCU1)で、同じ
構成として、鏡対象的に配置し、 それぞれのシステム制御装置(SCU0,又は、SCU1)に接続
されているチャネル制御装置(CHP0,又は、CHP1)からの
割り込み要求情報（トリガ信号，CHN0）を、互いに、自
システム制御装置(SCU0,又は、SCU1)の自入力端子と、
他システム制御装置(SCU1,又は、SCU0)の他入力端子に
交又させて接続すると共に、中央処理装置(CPU0,1,又
は、CPU2,3)から送られてくる上記割り込みマスク信号
を、互いに、自システム制御装置(SCU0,又は、SCU1)の
自入力端子と、他システム制御装置(SCU1,又は、SCU0)
の他入力端子に交又させて接続し、 任意のチャネル制御装置(CHPi)から、任意の中央処理装
置(CPUj)への割り込み要求の優先順位回路(53)への入力
順序を変更する優先順位変更回路(530)に、上記システ
ム制御装置(SCU0,1)を識別する識別子(SCU ID)を入力
し、該識別子(SCU ID)の値(0,1)によって、それぞれの
システム制御装置(SCU0,1)における中央処理装置(CPU0,
1)，又は、中央処理装置(CPU2,3)への割り込み要求の上
記優先順位回路(53)への入力順序が、互いに逆になるよ
うに構成することで、 各システム制御装置(SCU0,1)における割り込み先きの中
央処理装置(CPU0,1,2,3)と、その優先順位を同じに見せ
るように制御する本発明の割り込み制御回路によって達
成される。
即ち、本発明によれば、例えば、２台のシステム制御装
置(SCU)の割り込み機構を、鏡対象的に構成し、それぞ
れのシステム制御装置(SCU0,1)に接続されているチャネ
ル制御装置(CHPi)からの割り込み要求情報を、互いに交
叉させると共に、中央処理装置(CPUj)から時系列で送ら
れてくる割り込みマスク信号を互いに交叉させた割り込
み機構において、任意のチャネル制御装置(CHPi)から、
任意の中央処理装置(CPUj)への割り込み要求の優先順位
回路53への入力順序を変更する優先順位変更回路530
に、システム制御装置(SCU0,1)を識別する識別子(SCU I
D)を入力し、該識別子(SCU ID)の値(0,1)によって、そ
れぞれのシステム制御装置(SCU)におけるCPU0,1，又
は、CPU2,3の優先順位回路53への入力順序が互いに逆に
なるようにしたものであるので、各システム制御装置(S
CU0,1)における、割り込み先のCPU0,1,2,3の優先順位
が、例えば、CPU＞CPU1＞CPU2＞CPU3で示したように、
同じ優先順位で行えるようになり、１つのチャネル制御
装置(CHP0,又は、CHP1)からの割り込み要求を、例え
ば、２台のシステム制御装置(SCU0,1)において、同じ優
先順位の中央処理装置（例えば、CPU0）に割り込ませる
ことができる効果がある。
置(SCU)の割り込み機構を、鏡対象的に構成し、それぞ
れのシステム制御装置(SCU0,1)に接続されているチャネ
ル制御装置(CHPi)からの割り込み要求情報を、互いに交
叉させると共に、中央処理装置(CPUj)から時系列で送ら
れてくる割り込みマスク信号を互いに交叉させた割り込
み機構において、任意のチャネル制御装置(CHPi)から、
任意の中央処理装置(CPUj)への割り込み要求の優先順位
回路53への入力順序を変更する優先順位変更回路530
に、システム制御装置(SCU0,1)を識別する識別子(SCU I
D)を入力し、該識別子(SCU ID)の値(0,1)によって、そ
れぞれのシステム制御装置(SCU)におけるCPU0,1，又
は、CPU2,3の優先順位回路53への入力順序が互いに逆に
なるようにしたものであるので、各システム制御装置(S
CU0,1)における、割り込み先のCPU0,1,2,3の優先順位
が、例えば、CPU＞CPU1＞CPU2＞CPU3で示したように、
同じ優先順位で行えるようになり、１つのチャネル制御
装置(CHP0,又は、CHP1)からの割り込み要求を、例え
ば、２台のシステム制御装置(SCU0,1)において、同じ優
先順位の中央処理装置（例えば、CPU0）に割り込ませる
ことができる効果がある。
以下本発明の実施例を図面によって詳述する。第１図
は、本発明の一実施例を模式的に示したものであり、第
２図は第１図で示した割り込み機構の内、一方のシステ
ム制御装置（以下、SCU0,又はSCU1と云う）における割
り込み機構の詳細を模式的に示したものであり、第５
図、第６図は、それぞれ、システム制御装置(SCU0,1)に
おける優先順位変更回路530の具体的な構成例を示して
おり、第４図と同じ符号は同じ対象物を示している。
は、本発明の一実施例を模式的に示したものであり、第
２図は第１図で示した割り込み機構の内、一方のシステ
ム制御装置（以下、SCU0,又はSCU1と云う）における割
り込み機構の詳細を模式的に示したものであり、第５
図、第６図は、それぞれ、システム制御装置(SCU0,1)に
おける優先順位変更回路530の具体的な構成例を示して
おり、第４図と同じ符号は同じ対象物を示している。
先ず、第２図によって、１つのSCU0,又はSCU1における
割り込み動作を説明する。
割り込み動作を説明する。
本実施例においては、第３図(b)のシステム構成が前提
であり、CHP0,CPU0,CPU1は自分のポートからの信号であ
り、CHP1,CPU2,CPU3は、SCU0−SCU1間のインタフェース
を通して得られる信号である。勿論、SCU0,1間の論理遅
延分は互いに保障されているものとする。
であり、CHP0,CPU0,CPU1は自分のポートからの信号であ
り、CHP1,CPU2,CPU3は、SCU0−SCU1間のインタフェース
を通して得られる信号である。勿論、SCU0,1間の論理遅
延分は互いに保障されているものとする。
又、各CHP0,CHP1は、それぞれ32個のチャネルユニット
（以下、CHと云う）を持っており、合計64CH分の割り込
み要因がある。
（以下、CHと云う）を持っており、合計64CH分の割り込
み要因がある。
今、各CHP0,1において、それぞれのCHからの入出力(I/
0)割り込み要求を検出すると、該割り込み情報がデコー
ドされ、割り込み保留ラッチ群３にセットされる。
0)割り込み要求を検出すると、該割り込み情報がデコー
ドされ、割り込み保留ラッチ群３にセットされる。
該セットされた64個の各CHからの割り込み要因は、16CH
毎に分割されており、それを４つのセレクタ(SEL)４を
用いて、前述の４ビットのカウンタ１で、１マシンサイ
クル毎に１つを時分割的に選択し、次の優先順位回路51
に送出するように機能する。
毎に分割されており、それを４つのセレクタ(SEL)４を
用いて、前述の４ビットのカウンタ１で、１マシンサイ
クル毎に１つを時分割的に選択し、次の優先順位回路51
に送出するように機能する。
該優先順位回路51においては、先ず、各セレクタ(SEL)
４から送られてくる４つの割り込み要求に対応して、各
CPU0〜３から時系列で送られてくる、上記４つのセレク
タ(SEL)４に対応した、各CPU0,1,2,3(SCU0側)，又は、C
PU2,3,0,1(SCU1側)からの４ビットのマスク信号に基づ
いて、上記４つのセレクタ(SEL)４からの４つの割り込
み要求を選択し、その優先順位回路が指示する優先順位
に基づいて、１つの割り込み要因が選択されて、本発明
の優先順位変更回路530に送出する。
４から送られてくる４つの割り込み要求に対応して、各
CPU0〜３から時系列で送られてくる、上記４つのセレク
タ(SEL)４に対応した、各CPU0,1,2,3(SCU0側)，又は、C
PU2,3,0,1(SCU1側)からの４ビットのマスク信号に基づ
いて、上記４つのセレクタ(SEL)４からの４つの割り込
み要求を選択し、その優先順位回路が指示する優先順位
に基づいて、１つの割り込み要因が選択されて、本発明
の優先順位変更回路530に送出する。
この優先順位変更回路530では、上記優先順位回路51に
対応した割り込み要求（第１図に示されているように、
SCU0とSCU1とでは、各優先順位回路51に対応したCPU番
号、即ち、その割り込み要求の送出先のCPU番号が異な
る）を送出先を変更して、CPU0〜３間の優先順位を決定
する優先順位回路53に送出し、前述の論理表で説明した
論理によって選択したCPU0〜３の何れかに割り込むよう
に機能する。
対応した割り込み要求（第１図に示されているように、
SCU0とSCU1とでは、各優先順位回路51に対応したCPU番
号、即ち、その割り込み要求の送出先のCPU番号が異な
る）を送出先を変更して、CPU0〜３間の優先順位を決定
する優先順位回路53に送出し、前述の論理表で説明した
論理によって選択したCPU0〜３の何れかに割り込むよう
に機能する。
この時の各CPU0〜３に対する割り込み信号52が、トリガ
信号，チャネルNo.(CHN0)である。
信号，チャネルNo.(CHN0)である。
第１図は、こうようなSCU0,1における割り込み機構を２
台設けた場合の構成例を模式的に示したもので、SCU0,1
はその物理的接続条件から、第２図の割り込み機構が互
いに鏡対象の形で配置される構成となる。
台設けた場合の構成例を模式的に示したもので、SCU0,1
はその物理的接続条件から、第２図の割り込み機構が互
いに鏡対象の形で配置される構成となる。
本図から明らかな如く、CHP0からの各CPU0〜３に対する
割り込み要求線は、自SCU0側と，相手SCU1に対して、互
いに交叉接続となる為、第２図で説明した割り込み機構
が、その儘設けられているとすると、SCU0側での優先順
位回路53においては、例えば CPU0＞CPU1＞CPU2＞CPU3……… の優先順位で選択されて、各CPU0,1,2,3に送出されるも
のが、SCU1側の優先順位回路53においては、 CPU2＞CPU3＞CPU0＞CPU1……… の優先順位で選択され、且つ、CPU0からのマスクビット
で選択された割り込み要求が、CPU2に送出される構成と
なり、CPU0からの割り込み要求が、SCU0ではCPU0に送出
される条件の元では、SCU1においてはCPU2に送出される
と云う不都合が発生する。
割り込み要求線は、自SCU0側と，相手SCU1に対して、互
いに交叉接続となる為、第２図で説明した割り込み機構
が、その儘設けられているとすると、SCU0側での優先順
位回路53においては、例えば CPU0＞CPU1＞CPU2＞CPU3……… の優先順位で選択されて、各CPU0,1,2,3に送出されるも
のが、SCU1側の優先順位回路53においては、 CPU2＞CPU3＞CPU0＞CPU1……… の優先順位で選択され、且つ、CPU0からのマスクビット
で選択された割り込み要求が、CPU2に送出される構成と
なり、CPU0からの割り込み要求が、SCU0ではCPU0に送出
される条件の元では、SCU1においてはCPU2に送出される
と云う不都合が発生する。
つまり、SCU0側においては、CPU0,1が自内CPU,CPU2,3が
自外CPUであるが、SCU1側においては、CPU2,3が自内CP
U,CPU0,1が自外CPUであるので、全く同じ回路のSCU0,又
は、SCU1で、同じように自内CPUを選択する条件では、S
CU0側ではCPU0,1が割り込みの送出先きとして選択さ
れ、SCU1側ではCPU2,3が割り込みの送出先として選択さ
れることを意味する。
自外CPUであるが、SCU1側においては、CPU2,3が自内CP
U,CPU0,1が自外CPUであるので、全く同じ回路のSCU0,又
は、SCU1で、同じように自内CPUを選択する条件では、S
CU0側ではCPU0,1が割り込みの送出先きとして選択さ
れ、SCU1側ではCPU2,3が割り込みの送出先として選択さ
れることを意味する。
そこで、例えば、第２図で説明した優先順位回路51の出
力信号に対して、優先順位変更回路530を設け、その優
先順位変更回路530に、システム制御装置(SCU)の番号を
識別する識別子(SCU ID)を入力し、該識別子(SCU ID)の
値が“1"の時、優先順位回路51の出力に対する優先順位
を反転する（即ち、優先順位回路51で選択された割り込
み要求の、CPU相互間の優先順位を選択する優先順位回
路53への入力を反転する）ように制御する。
力信号に対して、優先順位変更回路530を設け、その優
先順位変更回路530に、システム制御装置(SCU)の番号を
識別する識別子(SCU ID)を入力し、該識別子(SCU ID)の
値が“1"の時、優先順位回路51の出力に対する優先順位
を反転する（即ち、優先順位回路51で選択された割り込
み要求の、CPU相互間の優先順位を選択する優先順位回
路53への入力を反転する）ように制御する。
例えば、SCU0側の識別子(SCU ID)の値が‘0'の時、上記
優先順位回路51の優先順位回路53への出力順序が、第２
図において、上からCPU0,1,2,3の順位になるとすると、
SCU1側に入力される識別子(SCU ID)の値を“1"として、
該優先順位回路51の出力信号の順序(CPU2,3,0,1)を、上
記SCU0側と同じ順序(CPU0,1,2,3)に変更して、優先順位
回路53への入力するように制御する。
優先順位回路51の優先順位回路53への出力順序が、第２
図において、上からCPU0,1,2,3の順位になるとすると、
SCU1側に入力される識別子(SCU ID)の値を“1"として、
該優先順位回路51の出力信号の順序(CPU2,3,0,1)を、上
記SCU0側と同じ順序(CPU0,1,2,3)に変更して、優先順位
回路53への入力するように制御する。
この結果、両SCU0,1における優先順位回路53での優先選
択の制御が同じとなり、両SCU0,1での割り込み要求の送
出先のCPU0〜３が同じとなるように制御できることにな
る。
択の制御が同じとなり、両SCU0,1での割り込み要求の送
出先のCPU0〜３が同じとなるように制御できることにな
る。
即ち、SCU1側における優先順位変更回路530において、 CPU0CPU2，CPU1CPU3 に見せるように制御するのである。このように制御する
ことによって、両SCU0,1における優先順位回路53では、
各CPUに対する優先順位は同じとなり、同じ割り込み要
求を、同じCPUに割り当てることができるようになり、
前記不都合の発生を解消できることが分かる。
ことによって、両SCU0,1における優先順位回路53では、
各CPUに対する優先順位は同じとなり、同じ割り込み要
求を、同じCPUに割り当てることができるようになり、
前記不都合の発生を解消できることが分かる。
上記識別子(SCU ID)によって、割り込み先の優先順位を
変更する回路の構成例を、第５図，第６図で説明する。
ここでは、この優先順位を上記識別子(SCU ID)の値(0,
1)によって変更する回路を、説明の便宜上、優先順位変
更回路530で示してあるが、上記優先順位回路51に含め
て構成してもよいことはいう迄もないことである。
変更する回路の構成例を、第５図，第６図で説明する。
ここでは、この優先順位を上記識別子(SCU ID)の値(0,
1)によって変更する回路を、説明の便宜上、優先順位変
更回路530で示してあるが、上記優先順位回路51に含め
て構成してもよいことはいう迄もないことである。
第５図における優先順位変更回路は、システム制御装置
(SCU0)側、即ち、上記識別子(SCU ID)が“０”の場合で
の優先順位選択回路を示している。
(SCU0)側、即ち、上記識別子(SCU ID)が“０”の場合で
の優先順位選択回路を示している。
本図から明らかなように、システム制御装置(SCU)側に
は、システム制御装置(SCU)が、SCU0であることを示す
識別子（SCU ID＝０）が入力されているので、優先順位
変更回路530では、上側のゲート回路が選択されること
により、例えば、各優先順位回路51｛第１図から明らか
なように、第２図の上から順に示した各優先順位回路51
は、それぞれ、CPU0,1,2,3からの割り込みマスクで選択
された割り込み情報が出力される｝で選択された割り込
み情報（トリガ信号と、チャネルNo.）は、それぞれ、
図示のCPU0,1,2,3に送出される。
は、システム制御装置(SCU)が、SCU0であることを示す
識別子（SCU ID＝０）が入力されているので、優先順位
変更回路530では、上側のゲート回路が選択されること
により、例えば、各優先順位回路51｛第１図から明らか
なように、第２図の上から順に示した各優先順位回路51
は、それぞれ、CPU0,1,2,3からの割り込みマスクで選択
された割り込み情報が出力される｝で選択された割り込
み情報（トリガ信号と、チャネルNo.）は、それぞれ、
図示のCPU0,1,2,3に送出される。
もし、他方のシステム制御装置(SCU1)で、上記優先順位
変更回路510が同じ構成（即ち、本優先順位変更回路510
がないのと同意）であると、第１図で示した鏡対象の接
続構成では、システム制御装置(SCU1)側での、各優先順
位回路51で選択された割り込み情報（トリガ信号と、チ
ャネルNo.）は、第１図の右側の図から明らかなよう
に、それぞれ、上から順に、CPU2,3,1,0からの割り込み
マスクで選択された割り込み情報であるが、その選択さ
れた割り込み情報が、それぞれ、CPU0,1,及び、CPU2,3
に送出されてしまうという不都合が発生することにな
る。
変更回路510が同じ構成（即ち、本優先順位変更回路510
がないのと同意）であると、第１図で示した鏡対象の接
続構成では、システム制御装置(SCU1)側での、各優先順
位回路51で選択された割り込み情報（トリガ信号と、チ
ャネルNo.）は、第１図の右側の図から明らかなよう
に、それぞれ、上から順に、CPU2,3,1,0からの割り込み
マスクで選択された割り込み情報であるが、その選択さ
れた割り込み情報が、それぞれ、CPU0,1,及び、CPU2,3
に送出されてしまうという不都合が発生することにな
る。
そこで、本発明においては、他方のシステム制御装置(S
CU1)では、第６図に示した優先順位変更回路530におい
て、システム制御装置(SCU1)を識別する識別子（SCU ID
＝１）が入力されることにより、下側のゲート回路が選
択されるように機能させることで、システム制御装置(S
CU1)側の各優先順位回路51の選択された各割り込み情報
（トリガ信号と、チャネルNo.）は、第５図で説明した
と同じ中央処理装置(CPU)、例えば、図示のCPU0,1,2,3
に優先選択されて送出することができるようになる。
CU1)では、第６図に示した優先順位変更回路530におい
て、システム制御装置(SCU1)を識別する識別子（SCU ID
＝１）が入力されることにより、下側のゲート回路が選
択されるように機能させることで、システム制御装置(S
CU1)側の各優先順位回路51の選択された各割り込み情報
（トリガ信号と、チャネルNo.）は、第５図で説明した
と同じ中央処理装置(CPU)、例えば、図示のCPU0,1,2,3
に優先選択されて送出することができるようになる。
優先順位回路53は、各優先順位回路51において、それぞ
れに入力されている、各CPU0,1,2,3からのマスク信号に
基づいて選択された割り込み要求が、同じチャネル番号
(CHN0.)のものであったとき、どのCPUへの割り込みを優
先させるかの制御を行うものであって、各優先順位回路
51における割り込み要求が、同チャネル番号(CHN0.)の
ものでなければ、各チャネル番号(CHN0.)を持つ割り込
み要求は、優先順位の制御を受けることなく、その侭、
対応するCPUiに送出されて割り込みが行われる。このと
き、各優先順位回路51でのマスクビットのCPU番号が、
各SCU0,1おいて、それぞれ、異なるので、上記優先順位
変更回路530は、両SCU0,1において、同じチャネル番号
(CHN0.)の割り込み要求は、同じCPU0,1,2,3に送出でき
るように機能させるのにも役立っていることになる。
れに入力されている、各CPU0,1,2,3からのマスク信号に
基づいて選択された割り込み要求が、同じチャネル番号
(CHN0.)のものであったとき、どのCPUへの割り込みを優
先させるかの制御を行うものであって、各優先順位回路
51における割り込み要求が、同チャネル番号(CHN0.)の
ものでなければ、各チャネル番号(CHN0.)を持つ割り込
み要求は、優先順位の制御を受けることなく、その侭、
対応するCPUiに送出されて割り込みが行われる。このと
き、各優先順位回路51でのマスクビットのCPU番号が、
各SCU0,1おいて、それぞれ、異なるので、上記優先順位
変更回路530は、両SCU0,1において、同じチャネル番号
(CHN0.)の割り込み要求は、同じCPU0,1,2,3に送出でき
るように機能させるのにも役立っていることになる。
この優先順位回路53での優先順位制御は、各CPUから送
出されてくる上記マスクビットを論理和したもので行う
ことで事足りる。
出されてくる上記マスクビットを論理和したもので行う
ことで事足りる。
尚、上記実施例においては、複数台の中央処理装置(CP
U),チャネル制御装置(CHP)が接続されているシステム制
御装置(SCU)が２台ののシステムを例にして説明した
が、本発明の主旨から考えて、２台に限定されるもので
ないことは云う迄もないことである。
U),チャネル制御装置(CHP)が接続されているシステム制
御装置(SCU)が２台ののシステムを例にして説明した
が、本発明の主旨から考えて、２台に限定されるもので
ないことは云う迄もないことである。
以上、詳細に説明したように、本発明の割り込み制御回
路は、例えば２台のシステム制御装置(SCU)の割り込み
機構を鏡対象的に構成し、それぞれのシステム制御装置
(SCU0,1)に接続されているチャネル制御装置(CHPi)から
の割り込み要求情報を、互いに交叉させると共に、中央
処理装置(CPUj)から時系列で送られてくる割り込みマス
ク信号を互いに交叉させた割り込み機構において、任意
のチャネル制御装置(CHPi)から、任意の中央処理装置(C
PUj)への割り込み要求を優先選択する回路に、システム
制御装置(SCU0,又は、SCU1)を識別する識別子(SCU ID)
を入力し、該識別子(SCU ID)の値によって、それぞれの
システム制御装置(SCU)における、各中央処理装置(CPU)
からの割り込みマスクにより選択した割り込み情報の送
出先を互いに逆になるようにしたものであるので、各シ
ステム制御装置(SCU)において、各中央処理装置(CPU)か
らの割り込みマスクで選択された割り込み情報を、同じ
中央処理装置(CPU)に送出することができるようにな
り、１つのチャネル制御装置(CHPi)からの割り込み要求
を、例えば２台のシステム制御装置(SCU)において、同
じ中央処理装置(CPUj)に優先選択して割り込ませること
ができる効果がある。
路は、例えば２台のシステム制御装置(SCU)の割り込み
機構を鏡対象的に構成し、それぞれのシステム制御装置
(SCU0,1)に接続されているチャネル制御装置(CHPi)から
の割り込み要求情報を、互いに交叉させると共に、中央
処理装置(CPUj)から時系列で送られてくる割り込みマス
ク信号を互いに交叉させた割り込み機構において、任意
のチャネル制御装置(CHPi)から、任意の中央処理装置(C
PUj)への割り込み要求を優先選択する回路に、システム
制御装置(SCU0,又は、SCU1)を識別する識別子(SCU ID)
を入力し、該識別子(SCU ID)の値によって、それぞれの
システム制御装置(SCU)における、各中央処理装置(CPU)
からの割り込みマスクにより選択した割り込み情報の送
出先を互いに逆になるようにしたものであるので、各シ
ステム制御装置(SCU)において、各中央処理装置(CPU)か
らの割り込みマスクで選択された割り込み情報を、同じ
中央処理装置(CPU)に送出することができるようにな
り、１つのチャネル制御装置(CHPi)からの割り込み要求
を、例えば２台のシステム制御装置(SCU)において、同
じ中央処理装置(CPUj)に優先選択して割り込ませること
ができる効果がある。
第１図は本発明の一実施例を模式的に示した図， 第２図はシステム制御装置(SCU)における割り込み機構
の詳細を模式的に示した図， 第３図はデータ処理システムの構成例を示した図， 第４図は従来方式による割り込み処理機構をブロック図
で示した図， 第５図，第６図は、各システム制御装置(SCU0,1)での割
り込み情報の送出先変更回路の構成例を示した図であ
る。 図面において、 SCU0,1はシステム制御装置， CPU0〜３は中央処理装置， CHP0,1はチャネル制御装置， MSU0,1は主記憶装置， １はカウンタ，２はデコーダ(DEC)， ３は割り込み保留ラッチ群， ４はセレクタ(SEL)，５は割り込み制御部， 51は優先順位回路，52は割り込み信号， 53はCPU間の優先順位回路 530は優先順位変更回路 ６は補正アダー(CA)，70〜78，80〜84はラッチ， をそれぞれ示す。
の詳細を模式的に示した図， 第３図はデータ処理システムの構成例を示した図， 第４図は従来方式による割り込み処理機構をブロック図
で示した図， 第５図，第６図は、各システム制御装置(SCU0,1)での割
り込み情報の送出先変更回路の構成例を示した図であ
る。 図面において、 SCU0,1はシステム制御装置， CPU0〜３は中央処理装置， CHP0,1はチャネル制御装置， MSU0,1は主記憶装置， １はカウンタ，２はデコーダ(DEC)， ３は割り込み保留ラッチ群， ４はセレクタ(SEL)，５は割り込み制御部， 51は優先順位回路，52は割り込み信号， 53はCPU間の優先順位回路 530は優先順位変更回路 ６は補正アダー(CA)，70〜78，80〜84はラッチ， をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−3749（ＪＰ，Ａ) 特開 昭52−149932（ＪＰ，Ａ) 特開 昭61−165164（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数台の中央処理装置(CPU),チャネル制御
装置(CHP)が接続されているシステム制御装置(SCU)を、
複数台対称構成で接続しているデータ処理システムにお
いて、 各システム制御装置(SCU)毎に、各チャネル制御装置(CH
P)からの割り込み情報に対して、割り込み保留を示すラ
ッチ群(3)を持ち、 各中央処理装置(CPU0,1,又は、CPU2,3)から時系列に送
られてくる割り込みマスク信号と、優先順位とによっ
て、１つのチャネル制御装置(CHP0,又は、CHP1)を選択
し、各中央処理装置(CPU0,1,2,3)への割り込み要求（ト
リガ信号）を送出すると共に、そのチャネル制御装置(C
HP0,又は、CHP1)からの割り込み要求番号(CHN0)を送出
するための割り込み機構(70,71,77,78,3,4,51,530,53,5
2)を、各システム制御装置(SCU0,又は、SCU1)で、同じ
構成として、鏡対象的に配置し、 それぞれのシステム制御装置(SCU0,又は、SCU1)に接続
されているチャネル制御装置(CHP0,又は、CHP1)からの
割り込み要求情報（トリガ信号，CHN0）を、互いに、自
システム制御装置(SCU0,又は、SCU1)の自入力端子と、
他システム制御装置(SCU1,又は、SCU0)の他入力端子に
交又させて接続すると共に、中央処理装置(CPU0,1,又
は、CPU2,3)から送られてくる上記割り込みマスク信号
を、互いに、自システム制御装置(SCU0,又は、SCU1)の
自入力端子と、他システム制御装置(SCU1,又は、SCU0)
の他入力端子に交又させて接続し、 任意のチャネル制御装置(CHPi)から、任意の中央処理装
置(CPUj)への割り込み要求の優先順位回路(53)への入力
順序を変更する優先順位変更回路(530)に、上記システ
ム制御装置(SCU0,1)を識別する識別子(SCU ID)を入力
し、該識別子(SCU ID)の値(0,1)によって、それぞれの
システム制御装置(SCU0,1)における中央処理装置(CPU0,
1)，又は、中央処理装置(CPU2,3)への割り込み要求の上
記優先順位回路(53)への入力順序が、互いに逆になるよ
うに構成することで、 各システム制御装置(SCU0,1)における割り込み先きの中
央処理装置(CPU0,1,2,3)と、その優先順位を同じに見せ
るように制御することを特徴とする割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683885A JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683885A JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166662A JPS61166662A (ja) | 1986-07-28 |
| JPH0646394B2 true JPH0646394B2 (ja) | 1994-06-15 |
Family
ID=11649378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP683885A Expired - Fee Related JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646394B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202740B2 (en) | 2016-10-21 | 2021-12-21 | The Procter And Gamble Company | Concentrated shampoo dosage of foam for providing hair care benefits |
| US11224567B2 (en) | 2017-06-06 | 2022-01-18 | The Procter And Gamble Company | Hair compositions comprising a cationic polymer/silicone mixture providing improved in-use wet feel |
-
1985
- 1985-01-18 JP JP683885A patent/JPH0646394B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11202740B2 (en) | 2016-10-21 | 2021-12-21 | The Procter And Gamble Company | Concentrated shampoo dosage of foam for providing hair care benefits |
| US11224567B2 (en) | 2017-06-06 | 2022-01-18 | The Procter And Gamble Company | Hair compositions comprising a cationic polymer/silicone mixture providing improved in-use wet feel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166662A (ja) | 1986-07-28 |
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