JPS61166662A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
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- JPS61166662A JPS61166662A JP683885A JP683885A JPS61166662A JP S61166662 A JPS61166662 A JP S61166662A JP 683885 A JP683885 A JP 683885A JP 683885 A JP683885 A JP 683885A JP S61166662 A JPS61166662 A JP S61166662A
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数台の中央処理装置（ＣＰＵ）、チャネル制
御装置（Ｃ：ＨＰ）が接続されているシステム制御装置
（ＳＣＵ）を複数台接続しているデータ処理システムに
おける割り込み制御方式に関する。
御装置（Ｃ：ＨＰ）が接続されているシステム制御装置
（ＳＣＵ）を複数台接続しているデータ処理システムに
おける割り込み制御方式に関する。
最近の半導体技術の著しい進歩に伴って、論理ブロック
の高集積化が図られ、例えばデータ処理装置の中央処理
装置（ＣＰＵ）、チャネル制御装置（ＣＩ（Ｐ）等が１
ボードで構成されるようになり、それぞれの装置間を接
続する為のコネクタの数が制限されるようになってきた
。
の高集積化が図られ、例えばデータ処理装置の中央処理
装置（ＣＰＵ）、チャネル制御装置（ＣＩ（Ｐ）等が１
ボードで構成されるようになり、それぞれの装置間を接
続する為のコネクタの数が制限されるようになってきた
。
又、最近のデータ処理装置の高速化動向に伴って、例え
ば、２台のシステム制御装置（ＳＣＵ）に中央処理装置
（ＣＰＵ）、チャネル制御装置（ＣＨＰ）が接続される
と云う、大型のデータ処理システムの基本的な構成にお
いて、各装置からの信号線を伝搬する信号の遅延が問題
になるようになり、各信号線長をできる限り短くしたい
と云う要求から、データ処理システムは、第３図（ａ）
のような構成から、（ｂ）のような構成をとるようにな
ってきた。
ば、２台のシステム制御装置（ＳＣＵ）に中央処理装置
（ＣＰＵ）、チャネル制御装置（ＣＨＰ）が接続される
と云う、大型のデータ処理システムの基本的な構成にお
いて、各装置からの信号線を伝搬する信号の遅延が問題
になるようになり、各信号線長をできる限り短くしたい
と云う要求から、データ処理システムは、第３図（ａ）
のような構成から、（ｂ）のような構成をとるようにな
ってきた。
第３図（ａ）の従来のシステム構成においては、各チャ
ネル制御装置（ＣＨＰｏ、 １）から中央処理装置（Ｃ
ＰＵｏ、 １＋ ２．３）に対する割り込み処理は、２
台のシステム制御装置（Ｓ（：Ｕｏ、１）の内の、どち
らか一台をマスク（Ｍ）ＳＣ［］とし、該マスタ（１’
ｌ）側において一括処理を行っていた為、チャネル制御
装置（ＣＨＰｏ、１）から時系列で送られて（る割り込
み要求の１つを、システム制御装置（ＳＣＵＯ，又は５
ＣＵＩ）に設けられたカウンタの値に基づいて逐一選択
すると共に、同じカウンタの出力信号に基づいて生成す
る中央処理装置（ＣＰＵＯ〜３）からの割り込みマスク
信号を時系列で受信して、上記割り込み要求と照合する
ようにして割り込み信号を生成する方式においても、該
割り込み処理上の問題はなかった。
ネル制御装置（ＣＨＰｏ、 １）から中央処理装置（Ｃ
ＰＵｏ、 １＋ ２．３）に対する割り込み処理は、２
台のシステム制御装置（Ｓ（：Ｕｏ、１）の内の、どち
らか一台をマスク（Ｍ）ＳＣ［］とし、該マスタ（１’
ｌ）側において一括処理を行っていた為、チャネル制御
装置（ＣＨＰｏ、１）から時系列で送られて（る割り込
み要求の１つを、システム制御装置（ＳＣＵＯ，又は５
ＣＵＩ）に設けられたカウンタの値に基づいて逐一選択
すると共に、同じカウンタの出力信号に基づいて生成す
る中央処理装置（ＣＰＵＯ〜３）からの割り込みマスク
信号を時系列で受信して、上記割り込み要求と照合する
ようにして割り込み信号を生成する方式においても、該
割り込み処理上の問題はなかった。
然しなから、（ｂ）のようなシステム構成においては、
それぞれのシステム制御装置（ＳＣ１ｌ）内の割り込み
機構が、その物理的接続条件から鏡対象となる為、１つ
のシステム制御装置（ＳＣＵ）に接続されているチャネ
ル制御装置（例えば、ＣＨＰＯ）から複数の中央処理装
置（ｃｐｕｏ〜３）への割り込み処理を考えると、それ
ぞれのシステム制御装置（ＳＣ［Ｉｏ。
それぞれのシステム制御装置（ＳＣ１ｌ）内の割り込み
機構が、その物理的接続条件から鏡対象となる為、１つ
のシステム制御装置（ＳＣＵ）に接続されているチャネ
ル制御装置（例えば、ＣＨＰＯ）から複数の中央処理装
置（ｃｐｕｏ〜３）への割り込み処理を考えると、それ
ぞれのシステム制御装置（ＳＣ［Ｉｏ。
１）での、上記割り込みの優先順位が逆になると云う不
都合が生じる問題があり、何れのシステム制御装置（Ｓ
ＣＵｏ、 １）においても、１つのチャネル制御装置（
例えば、Ｃ）ＩＰＯ）からの割り込み要求は、同じ中央
処理装置（例えば、ＣＰＵ０）を選択する割り込み制御
方式が待たれていた。
都合が生じる問題があり、何れのシステム制御装置（Ｓ
ＣＵｏ、 １）においても、１つのチャネル制御装置（
例えば、Ｃ）ＩＰＯ）からの割り込み要求は、同じ中央
処理装置（例えば、ＣＰＵ０）を選択する割り込み制御
方式が待たれていた。
第４図は、システム制′ａ装置（ＳＣＩＩｏ、１）にお
ける従来の割り込み処理機構の全体をブロック図で示し
たもので、１はカウンタ、２はデコーダ（ＤＥＣ） 。
ける従来の割り込み処理機構の全体をブロック図で示し
たもので、１はカウンタ、２はデコーダ（ＤＥＣ） 。
３は割り込み保留ラッチ群、４はセレクタ（ＳＥＬ）
。
。
５は割り込み制御部、６は補正アダー（ＣＡ）、 ７０
〜７８ばラッチ、８はシステム制御装置（ＳＣＵｏ、１
）のマスク、スレーブ状態を表示するランチ（Ｍ／Ｓ）
である。
〜７８ばラッチ、８はシステム制御装置（ＳＣＵｏ、１
）のマスク、スレーブ状態を表示するランチ（Ｍ／Ｓ）
である。
説明の便宜上、各システム制御装置（ＳＣＵｏ、 １）
に接続されている中央処理装置として、ＣＰＵ０，１の
２台、チャネル制御装置として、Ｃ）ＩＰｏ、 １の２
台に限定したシステムで説明する。又、通常、割り込み
処理等はマスク （マスタ／スレーブを表示するランチ
によってマスク指定をされた５ＣＵ） （Ｍ）側のシス
テム制御装置（ＳＣＵ）が行うものとする。
に接続されている中央処理装置として、ＣＰＵ０，１の
２台、チャネル制御装置として、Ｃ）ＩＰｏ、 １の２
台に限定したシステムで説明する。又、通常、割り込み
処理等はマスク （マスタ／スレーブを表示するランチ
によってマスク指定をされた５ＣＵ） （Ｍ）側のシス
テム制御装置（ＳＣＵ）が行うものとする。
今、チャネル制御装置（以下、ＣＨＰｏ、１と云う）か
ら中央処理装置（以下、ＣＰＵ０，１と云う）に割り込
み要求があり、該割り込み情報（割り込み要求信号、チ
ャネル魚等）がそれぞれランチ７０．７１にセットされ
ると、デコーダ（ＤＥＣ） ２においてデコードされ、
割り込み保留ラッチ群３の当該ビットにセットされる。
ら中央処理装置（以下、ＣＰＵ０，１と云う）に割り込
み要求があり、該割り込み情報（割り込み要求信号、チ
ャネル魚等）がそれぞれランチ７０．７１にセットされ
ると、デコーダ（ＤＥＣ） ２においてデコードされ、
割り込み保留ラッチ群３の当該ビットにセットされる。
カウンタ１は、例えば４ビツト（・１６カウント）で構
成されていて、マシンサイクル毎にカウントアツプされ
、その時々のカウント値によって、１６ビツトで構成さ
れる割り込み保留ランチ群５の１つをセレクタ（ＳＥＬ
） ４で選択するように動作する。
成されていて、マシンサイクル毎にカウントアツプされ
、その時々のカウント値によって、１６ビツトで構成さ
れる割り込み保留ランチ群５の１つをセレクタ（ＳＥＬ
） ４で選択するように動作する。
一方、カウンタ１の値は補正アダー（ＣＡ） ６におい
て、当該カウンタ１の値に対応するマスクビットをＣＰ
Ｕ０．１において読み出し、ラッチ７２．７３にセット
して、割り込み制御部５で、セレクタ（ＳＥＬ）４で選
択された割り込みラッチと論理積をとる迄の間の遅延サ
イクル分を補正して、ラッチ７Ｇを通して、ＣＰＵ０．
１に送出される。
て、当該カウンタ１の値に対応するマスクビットをＣＰ
Ｕ０．１において読み出し、ラッチ７２．７３にセット
して、割り込み制御部５で、セレクタ（ＳＥＬ）４で選
択された割り込みラッチと論理積をとる迄の間の遅延サ
イクル分を補正して、ラッチ７Ｇを通して、ＣＰＵ０．
１に送出される。
各ｃｐｕｏ、ｉから送出されてきた割り込みマスクビッ
トは、ランチ７２．７３にセットされ、割り込み制御部
５において、セレクタ（ＳＥＬ） ４で選択された割り
込み保留ラッチと論理積がとられ、その論理積出力がラ
ッチ７４．又は７５にセットされて、それぞれＣＰＵ０
．１に送出されることにより、ＣＨＰＯ，又はＣＨＰＩ
からｃｐｕｏ、又はＣＰＵＩへの割り込みが行われる。
トは、ランチ７２．７３にセットされ、割り込み制御部
５において、セレクタ（ＳＥＬ） ４で選択された割り
込み保留ラッチと論理積がとられ、その論理積出力がラ
ッチ７４．又は７５にセットされて、それぞれＣＰＵ０
．１に送出されることにより、ＣＨＰＯ，又はＣＨＰＩ
からｃｐｕｏ、又はＣＰＵＩへの割り込みが行われる。
上記セレクタ（ＳＥＬ） ４で選択された割り込み要求
をＣＰＵ０．１の何れかに送出する為の論理表を以下上
記割り込み処理が行われる時、同じ割り込み要因による
多重割り込みを防止する為に、割り込み制御部５におい
ては、セレクタ（ＳＥＬ） ４で選択された割り込み保
留ラッチとマスクラッチとの論理積がとれると、上記論
理表に従って、該当するｃｐｕｏ、又はｃｐｕ１に割り
込み信号を送出した後、当該割り込み情報（チャネルＮ
１１）を用いて、該割り込まれたＣＰＵ０．又はＣＰＵ
Ｉからの無効化要求信号（ランチ７７．７８）に基づき
、該割り込み保留ラッチ群３内の当該ランチに対する無
効化処理を行うように動作する。
をＣＰＵ０．１の何れかに送出する為の論理表を以下上
記割り込み処理が行われる時、同じ割り込み要因による
多重割り込みを防止する為に、割り込み制御部５におい
ては、セレクタ（ＳＥＬ） ４で選択された割り込み保
留ラッチとマスクラッチとの論理積がとれると、上記論
理表に従って、該当するｃｐｕｏ、又はｃｐｕ１に割り
込み信号を送出した後、当該割り込み情報（チャネルＮ
１１）を用いて、該割り込まれたＣＰＵ０．又はＣＰＵ
Ｉからの無効化要求信号（ランチ７７．７８）に基づき
、該割り込み保留ラッチ群３内の当該ランチに対する無
効化処理を行うように動作する。
このような従来方式においては、マスク（Ｍ）側のシス
テム制御装置（ＳＣＵ）において、一括的に割り込み処
理が実行されるので、当該システムに接続される総ての
チャネル制御装置（例えば、ＣＨＰｏ 。
テム制御装置（ＳＣＵ）において、一括的に割り込み処
理が実行されるので、当該システムに接続される総ての
チャネル制御装置（例えば、ＣＨＰｏ 。
１）、中央処理装置（例えば、ｃｐｕｏ〜３）に対して
、上記ラッチ７０〜７８に対応するランチ、及び接続端
子が必要となり、システム制御装置（ＳＣＵ）の高集積
化を妨げる問題があった。
、上記ラッチ７０〜７８に対応するランチ、及び接続端
子が必要となり、システム制御装置（ＳＣＵ）の高集積
化を妨げる問題があった。
又、本来ならば、スレーブ（Ｓ）側（又は、マスタ（Ｍ
）側）のシステム制御装置（ＳＣＵ）で制御されるべき
チャネル制御装置（ＣＨＰ）、中央処理装置（ＣＰＵ）
を、マスク（Ｍ）側（又は、スレーブ（Ｓ）側）のシス
テム制御装置（ＳＣＵ）にも接続する必要があり、信号
線長の伸張に伴う信号の伝搬遅延が大きくなり、当該デ
ータ処理システムの高速化を妨げる問題があった。
）側）のシステム制御装置（ＳＣＵ）で制御されるべき
チャネル制御装置（ＣＨＰ）、中央処理装置（ＣＰＵ）
を、マスク（Ｍ）側（又は、スレーブ（Ｓ）側）のシス
テム制御装置（ＳＣＵ）にも接続する必要があり、信号
線長の伸張に伴う信号の伝搬遅延が大きくなり、当該デ
ータ処理システムの高速化を妨げる問題があった。
本発明は上記従来の欠点に鑑み、２台のシステム制御装
置（ＳｅｔｌＯ，１）と、総てのチャネル制御装置（Ｃ
ＨＰｉ）、或いは中央処理装置（ＣＰＵｊ ）との間で
、直 １．１接接続を行わないシステム構成
において、それぞれのシステム制御装置（ＳＣＵ）に直
接接続されているチャネル制御装置（例えば、ＣＨＰＯ
，又はＣＨＰＩ）から、中央処理装置（例えば、ＣＰＵ
０，１．又はＣＰｔ１２゜３）への割り込みを効果的に
行う方法を提供することを目的とするものである。
置（ＳｅｔｌＯ，１）と、総てのチャネル制御装置（Ｃ
ＨＰｉ）、或いは中央処理装置（ＣＰＵｊ ）との間で
、直 １．１接接続を行わないシステム構成
において、それぞれのシステム制御装置（ＳＣＵ）に直
接接続されているチャネル制御装置（例えば、ＣＨＰＯ
，又はＣＨＰＩ）から、中央処理装置（例えば、ＣＰＵ
０，１．又はＣＰｔ１２゜３）への割り込みを効果的に
行う方法を提供することを目的とするものである。
この目的は、複数台の中央処理装置（ＣＰＵ） 、チャ
ネル制御装置（ＣＨＰ）が接続されているシステム制御
装置（ＳＣＵ）を複数台接続しているデータ処理システ
ムにおいて、各チャネル制御装置（ＣＯＰ）、又は割り
込みレベル毎に、割り込み保留を示すランチ群を持ち、
中央処理装置（ｃｐｕ＞から時系列に送られてくる割り
込みマスク信号によって、１つのチャネル制御装置（Ｃ
ＵＰ） 、又は割り込みレベルを選択し、中央処理装置
（ＣＰＵ）へ割り込み要求を送出すると共に、そのチャ
ネル制御装置（ＣＨＰ）番号、又は割り込みレベルを送
出し、上記複数台の中央処理装置（ＣＰＵ）間の優先順
位をとって、１つの中央処理装置（ＣＰＵ）を選択する
時、識別子（ＳＣＵ ＩＤ）によって上記優先順位を変
えることにより、各システム制御装置（ＳＣＵ）におけ
る優先順位を同じに見せるように制御する本発明の割り
込み制御方式によって達成される。
ネル制御装置（ＣＨＰ）が接続されているシステム制御
装置（ＳＣＵ）を複数台接続しているデータ処理システ
ムにおいて、各チャネル制御装置（ＣＯＰ）、又は割り
込みレベル毎に、割り込み保留を示すランチ群を持ち、
中央処理装置（ｃｐｕ＞から時系列に送られてくる割り
込みマスク信号によって、１つのチャネル制御装置（Ｃ
ＵＰ） 、又は割り込みレベルを選択し、中央処理装置
（ＣＰＵ）へ割り込み要求を送出すると共に、そのチャ
ネル制御装置（ＣＨＰ）番号、又は割り込みレベルを送
出し、上記複数台の中央処理装置（ＣＰＵ）間の優先順
位をとって、１つの中央処理装置（ＣＰＵ）を選択する
時、識別子（ＳＣＵ ＩＤ）によって上記優先順位を変
えることにより、各システム制御装置（ＳＣＵ）におけ
る優先順位を同じに見せるように制御する本発明の割り
込み制御方式によって達成される。
即ち、本発明によれば、例えば２台のシステム制御装置
（ＳＣＵ）の割り込み機構を鏡対象的に構成し、それぞ
れのシステム制御装置（ＳＣＵｏ、 １）に接続されて
いるチャネル制御装置（ＣＨＰｉ）からの割り込み要求
情報を、互いに交叉させると共に、中央処理装置（ＣＰ
Ｕｊ）から時系列で送られてくる割り込みマスク信号を
互いに交叉させた割り込み機構において、任意のチャネ
ル制御装置（ＣＩＩＰｉ）から、任意の中央処理装置（
ＣＰＩＪｊ）への割り込み要求を優先選択する回路に識
別子Ｃ３ＣＩＪ １０）を入力し、該識別子（ＳＣＵ
１０）の値によって、それぞれのシステム制御装置（Ｓ
ＣＵ）における優先順位が互いに逆になるようにしたも
のであるので、各システム制御装置（ＳＣＨＩ）におい
ては同じ優先順位選択が行えるようになり、１つのチャ
ネル制御装置（ＣＨＰｉ）からの割り込み要求を、例え
ば２台のシステム制御装置（ＳＣＵ）において、同じ中
央処理装置（ＣＰＵｊ ）に割り込ませることができる
効果がある。
（ＳＣＵ）の割り込み機構を鏡対象的に構成し、それぞ
れのシステム制御装置（ＳＣＵｏ、 １）に接続されて
いるチャネル制御装置（ＣＨＰｉ）からの割り込み要求
情報を、互いに交叉させると共に、中央処理装置（ＣＰ
Ｕｊ）から時系列で送られてくる割り込みマスク信号を
互いに交叉させた割り込み機構において、任意のチャネ
ル制御装置（ＣＩＩＰｉ）から、任意の中央処理装置（
ＣＰＩＪｊ）への割り込み要求を優先選択する回路に識
別子Ｃ３ＣＩＪ １０）を入力し、該識別子（ＳＣＵ
１０）の値によって、それぞれのシステム制御装置（Ｓ
ＣＵ）における優先順位が互いに逆になるようにしたも
のであるので、各システム制御装置（ＳＣＨＩ）におい
ては同じ優先順位選択が行えるようになり、１つのチャ
ネル制御装置（ＣＨＰｉ）からの割り込み要求を、例え
ば２台のシステム制御装置（ＳＣＵ）において、同じ中
央処理装置（ＣＰＵｊ ）に割り込ませることができる
効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は、本発明の一実施例を模式的に示したものであ
り、第２図は第１図で示した割り込み機構の内、一方の
システム制御装置（以下、５ｃｕｏ 、又は５ＣＵＩと
云う）における割り込み機構の詳細を模式的に示したも
ので、第４図と同じ符号は同じ対象物を示している。
り、第２図は第１図で示した割り込み機構の内、一方の
システム制御装置（以下、５ｃｕｏ 、又は５ＣＵＩと
云う）における割り込み機構の詳細を模式的に示したも
ので、第４図と同じ符号は同じ対象物を示している。
先ず、第２図によって、１つの５ｃｕｏ、又はＳＣＵ１
における割り込み動作を説明する。
における割り込み動作を説明する。
本実施例においては、第３図（ｂ）のシステム構成が前
提であり、ＣＨＰＯ，ＣＰＵ０．ＣＰＵ１は自分のボー
トからの信号であり、ＣＨＰＩ 、 ＣＰＵ２． ＣＰ
Ｕ３は、ＳＣＵ０−ＳＣＵ１間のインタフェースを通し
て得られる信号である。勿論、５ＣＵ０．１間の論理遅
延分は互いに保障されているものとする。
提であり、ＣＨＰＯ，ＣＰＵ０．ＣＰＵ１は自分のボー
トからの信号であり、ＣＨＰＩ 、 ＣＰＵ２． ＣＰ
Ｕ３は、ＳＣＵ０−ＳＣＵ１間のインタフェースを通し
て得られる信号である。勿論、５ＣＵ０．１間の論理遅
延分は互いに保障されているものとする。
又、各ＣＨＰＯ，ＣＨＰＩは、それぞれ３２個のチャネ
ルユニット （以下、ＣＦＩと云う）を持っており、合
計６４ＣＨ分の割り込み要因がある。
ルユニット （以下、ＣＦＩと云う）を持っており、合
計６４ＣＨ分の割り込み要因がある。
今、各ＣＨＰ０．１において、それぞれのＣＨからの入
出力（Ｉｌｏ）割り込み要求を検出すると、該割り込み
情報がデコードされ、割り込み保留ランチ群３にセット
される。
出力（Ｉｌｏ）割り込み要求を検出すると、該割り込み
情報がデコードされ、割り込み保留ランチ群３にセット
される。
該セフ）された６４個の各ＣＨからの割り込み要因は、
１６ＣＨ分毎に分割されており、それらを４つのセレク
タ（ＳＥＬ） ４を用いて、前述の４ビツトのカウンタ
１で、１マシンサイクル毎に１つを時分割的に選択し、
次の優先順位回路５１に送出するように機能する。
１６ＣＨ分毎に分割されており、それらを４つのセレク
タ（ＳＥＬ） ４を用いて、前述の４ビツトのカウンタ
１で、１マシンサイクル毎に１つを時分割的に選択し、
次の優先順位回路５１に送出するように機能する。
該優先順位回路５１においては、先ずセレクタ（ＳＥＬ
） ４から送られてくる割り込み要求の１つを選訳し、
各ｃｐｕｏ〜３から時系列で送られてくる、上記４つの
セレクタ（ＳＥＬ） ４に対応した４ビツトのマスク信
号に基づいて、該選択した割り込み要求を、前述の論理
表で説明した論理によって選択したＣＰＵ０〜３の何れ
かに割り込むように機能する。
） ４から送られてくる割り込み要求の１つを選訳し、
各ｃｐｕｏ〜３から時系列で送られてくる、上記４つの
セレクタ（ＳＥＬ） ４に対応した４ビツトのマスク信
号に基づいて、該選択した割り込み要求を、前述の論理
表で説明した論理によって選択したＣＰＵ０〜３の何れ
かに割り込むように機能する。
この時の各ＣＰＵ０〜３に対する割り込み信号５２がト
リガ信号、チャネルＩ’ｍ （（：）ｉＮＯ）である。
リガ信号、チャネルＩ’ｍ （（：）ｉＮＯ）である。
ｊ′□第１図は、こうような５
ＣＵ０．１における割り込み機構を２台設けた場合の構
成例を模式的に示したもので、５ｃｕｏ、ｉはその物理
的接続条件から、第２図の割り込み機構が互いに鏡対象
の形で配置される構成となる。
ＣＵ０．１における割り込み機構を２台設けた場合の構
成例を模式的に示したもので、５ｃｕｏ、ｉはその物理
的接続条件から、第２図の割り込み機構が互いに鏡対象
の形で配置される構成となる。
本図から明らかな如＜ 、ＣＨＰＯからの各ＣＰＵ０〜
３に対する割り込み要求線は、自５ｃｕｏ側と、相手５
ＣＵ１に対して、互いに交叉接続となる為、第２図で説
明した割り込み機構が、その侭設けられているとすると
、５ｃｕｏ側においては、 ＣＰＵ０ ＞ ＣＰＵ １ ＞ ＣＰＵ２ ＞ ＣＰＵ
３−−−−−−−−−−■の優先順位で選択されるもの
が、ＳＣ［１１側においては、 ＣＰＵ２ ＞ ＣＰＵ３ ＞ ＣＰＵ０ ＞ ＣＰＵＩ
・−・−・・・・・■の優先順位で選択される構成とな
り、例えば、ＣＨＰＯからｃｐｕｏ〜３への割り込み要
求は、５ＣＵＯでは■の優先順位で割り込み先が決定さ
れるのに対して、５ＣＵＩ側においては、■の優先順位
で決定される為、該ＣＨＰ Ｑからの割り込み要求が、
５ＣＵＯではＣＰＵ０に割り込む条件の元では、５ｃｕ
ｉにおいてはＣＰＵ２に割り込むと云う不都合が発生す
る。
３に対する割り込み要求線は、自５ｃｕｏ側と、相手５
ＣＵ１に対して、互いに交叉接続となる為、第２図で説
明した割り込み機構が、その侭設けられているとすると
、５ｃｕｏ側においては、 ＣＰＵ０ ＞ ＣＰＵ １ ＞ ＣＰＵ２ ＞ ＣＰＵ
３−−−−−−−−−−■の優先順位で選択されるもの
が、ＳＣ［１１側においては、 ＣＰＵ２ ＞ ＣＰＵ３ ＞ ＣＰＵ０ ＞ ＣＰＵＩ
・−・−・・・・・■の優先順位で選択される構成とな
り、例えば、ＣＨＰＯからｃｐｕｏ〜３への割り込み要
求は、５ＣＵＯでは■の優先順位で割り込み先が決定さ
れるのに対して、５ＣＵＩ側においては、■の優先順位
で決定される為、該ＣＨＰ Ｑからの割り込み要求が、
５ＣＵＯではＣＰＵ０に割り込む条件の元では、５ｃｕ
ｉにおいてはＣＰＵ２に割り込むと云う不都合が発生す
る。
つまり、５ＣＵＯ側においては、ＣＰＵ０．１が白肉Ｃ
ＰＵ。
ＰＵ。
ＣＰＵ２，３が自侭ＣＰＵ テあるが、５ＣＵＩ側にお
イテは、ＣＰｔ１２．３が白肉ＣＰＵ、 ＣＰＵ０．１
が自侭ＣＰＵ テあるノテ、全く同じ回路のＳＣＵで、
同じように白肉ＣＰＵを選択する条件では、５ｃｕｏ側
ではＣＰＵ０．１が、ＳＣＵ１側ではＣＰＵ２．３が割
り込み先として選択されることを意味する。
イテは、ＣＰｔ１２．３が白肉ＣＰＵ、 ＣＰＵ０．１
が自侭ＣＰＵ テあるノテ、全く同じ回路のＳＣＵで、
同じように白肉ＣＰＵを選択する条件では、５ｃｕｏ側
ではＣＰＵ０．１が、ＳＣＵ１側ではＣＰＵ２．３が割
り込み先として選択されることを意味する。
そこで、第２図で説明した優先順位回路５１に対して、
識別子（ＳＣＵ ＩＤ）を入力し、該識別子（ＳＣＵ
ＩＤ）の値が１”の時、優先順位回路５１における優先
順位を反転するように制御する。
識別子（ＳＣＵ ＩＤ）を入力し、該識別子（ＳＣＵ
ＩＤ）の値が１”の時、優先順位回路５１における優先
順位を反転するように制御する。
例えば、５ｃｕｏ側の識別子（ＳＣＵ ＩＤ）の値が０
″の時、上記優先順位回路５１の優先順位が■になると
すると、５ＣＵＩ側に入力される識別子（ＳＣＵ １０
）の値を“１゛とじて、該優先順位回路５１の優先順位
は、上記■からのに反転されるので、両５ＣＵＯ，ｌに
おける割り込み先のｃｐｕｏ〜３が同じとなるように制
御できることになる。
″の時、上記優先順位回路５１の優先順位が■になると
すると、５ＣＵＩ側に入力される識別子（ＳＣＵ １０
）の値を“１゛とじて、該優先順位回路５１の優先順位
は、上記■からのに反転されるので、両５ＣＵＯ，ｌに
おける割り込み先のｃｐｕｏ〜３が同じとなるように制
御できることになる。
即ち、５ＣＵＩ側においては、
ＣＰＵ０：ｉ：ｌＣＰＵ２ ＣＰＵ１＊ＣＰＵ３に見
せるように制御するのである。このように制御すること
によって、両ＳＣＵにおける優先順位回路５１は同じ優
先順位となり、同じ割り込み要求を同じＣＰＵに割り当
てることができるようになり、前記不都合の発生を解消
できることが分かる。
せるように制御するのである。このように制御すること
によって、両ＳＣＵにおける優先順位回路５１は同じ優
先順位となり、同じ割り込み要求を同じＣＰＵに割り当
てることができるようになり、前記不都合の発生を解消
できることが分かる。
尚、上記実施例においては、複数個の中央処理装置（Ｃ
ＰＵ） 、チャネル制御装置（ＣＨＰ）が接続されてい
るシステム制御装置（ＳＣＵ）が２台のシステムを例に
して説明したが、本発明の主旨から考えて、２台に限定
されるものでないことは云う迄もないことである。
ＰＵ） 、チャネル制御装置（ＣＨＰ）が接続されてい
るシステム制御装置（ＳＣＵ）が２台のシステムを例に
して説明したが、本発明の主旨から考えて、２台に限定
されるものでないことは云う迄もないことである。
以上、詳細に説明したように、本発明の割り込み制御方
式は、例えば２台のシステム制御装置（ＳＣＵ）の割り
込み機構を鏡対象的に構成し、それぞれのシステム制御
装置（ＳＣＵｏ、１）に接続されているチャネル制御装
置（（：ＨＰｉ）からの割り込み要求情報を、互いに交
叉させると共に、中央処理装置（ＣＰＵｊ）から時系列
で送られてくる割り込みマスク信号を互いに交叉させた
割り込み機構において、任意のチャネル制御装置（ＣＨ
Ｐｉ）から、任意の中央処理装置（ＣＰＵｊ）への割り
込み要求を優先選択する回路に識別子（ＳＣＵ ＩＤ）
を入力し、該識別子（ＳＣＵ １０）の値によって、そ
れぞれのシステム制御装置（ＳＣＵ）における優先順位
が互いに逆になるようにしたちのであるので、各システ
ム制御装置（ＳＣＵ）においでは同じ優先順位選択が行
えるようになり、１つのチャネル制御装置（ＣＨＰｉ）
からの割り込み要求を、例えば２台のシステム制御装置
（ＳＣＵ）において、同じ中央処理装置（ＣＰＵｊ）に
割り込ませることかできる効果がある。
式は、例えば２台のシステム制御装置（ＳＣＵ）の割り
込み機構を鏡対象的に構成し、それぞれのシステム制御
装置（ＳＣＵｏ、１）に接続されているチャネル制御装
置（（：ＨＰｉ）からの割り込み要求情報を、互いに交
叉させると共に、中央処理装置（ＣＰＵｊ）から時系列
で送られてくる割り込みマスク信号を互いに交叉させた
割り込み機構において、任意のチャネル制御装置（ＣＨ
Ｐｉ）から、任意の中央処理装置（ＣＰＵｊ）への割り
込み要求を優先選択する回路に識別子（ＳＣＵ ＩＤ）
を入力し、該識別子（ＳＣＵ １０）の値によって、そ
れぞれのシステム制御装置（ＳＣＵ）における優先順位
が互いに逆になるようにしたちのであるので、各システ
ム制御装置（ＳＣＵ）においでは同じ優先順位選択が行
えるようになり、１つのチャネル制御装置（ＣＨＰｉ）
からの割り込み要求を、例えば２台のシステム制御装置
（ＳＣＵ）において、同じ中央処理装置（ＣＰＵｊ）に
割り込ませることかできる効果がある。
第１図は本発明の一実施例を模式的に示した図。
第２図はシステム制御装置（ＳＣＵ）における割り込み
機構の詳細を模式的に示した図。 第３図はデータ処理システムの構成例を示した図。 第４図は従来方式による割り込み処理機構をブロック図
で示した図。 である。
１．・′図面において、 ５ＣＵ０．１はシステム制御装置。 ｃｐｕｏ〜３は中央処理装置。 ｃＨｐｏ、ｉはチャネル制御装置。 ＭＳＵｏ、１は主記憶装置。 １はカウンタ１ ２はデコーダ（ＤＥＣ） 。 ３は割り込み保留ランチ群。 ４はセレクタ（ＳＥＬ）、 ５は割り込み制御部。 ５１は優先順位回路、５２は割り込み信号。 ６ハ補正７ター（ＣＡ）、 ７０〜７８．ＦＭｊ＄ｖ
Ａハｒッ＋。 をそれぞれ示す。 滉３ 図
機構の詳細を模式的に示した図。 第３図はデータ処理システムの構成例を示した図。 第４図は従来方式による割り込み処理機構をブロック図
で示した図。 である。
１．・′図面において、 ５ＣＵ０．１はシステム制御装置。 ｃｐｕｏ〜３は中央処理装置。 ｃＨｐｏ、ｉはチャネル制御装置。 ＭＳＵｏ、１は主記憶装置。 １はカウンタ１ ２はデコーダ（ＤＥＣ） 。 ３は割り込み保留ランチ群。 ４はセレクタ（ＳＥＬ）、 ５は割り込み制御部。 ５１は優先順位回路、５２は割り込み信号。 ６ハ補正７ター（ＣＡ）、 ７０〜７８．ＦＭｊ＄ｖ
Ａハｒッ＋。 をそれぞれ示す。 滉３ 図
Claims (1)
- 複数台の中央処理装置（ＣＰＵ）、チャネル制御装置（
ＣＨＰ）が接続されているシステム制御装置（ＳＣＵ）
を複数台接続しているデータ処理システムにおいて、各
チャネル制御装置（ＣＨＰ）、又は割り込みレベル毎に
、割り込み保留を示すラッチ群を持ち、中央処理装置（
ＣＰＵ）から時系列に送られてくる割り込みマスク信号
によって、１つのチャネル制御装置（ＣＨＰ）、又は割
り込みレベルを選択し、中央処理装置（ＣＰＵ）へ割り
込み要求を送出すると共に、そのチャネル制御装置（Ｃ
ＨＰ）番号、又は割り込みレベルを送出し、上記複数台
の中央処理装置（ＣＰＵ）間の優先順位をとって、１つ
の中央処理装置（ＣＰＵ）を選択する時、識別子（ＳＣ
ＵＩＤ）によって上記優先順位を変えることにより、各
システム制御装置（ＳＣＵ）における優先順位を同じに
見せるように制御する事を特徴とする割り込み制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683885A JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP683885A JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166662A true JPS61166662A (ja) | 1986-07-28 |
| JPH0646394B2 JPH0646394B2 (ja) | 1994-06-15 |
Family
ID=11649378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP683885A Expired - Fee Related JPH0646394B2 (ja) | 1985-01-18 | 1985-01-18 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646394B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109843381A (zh) | 2016-10-21 | 2019-06-04 | 宝洁公司 | 用于提供毛发护理有益效果的浓缩型洗发剂泡沫剂型 |
| US11224567B2 (en) | 2017-06-06 | 2022-01-18 | The Procter And Gamble Company | Hair compositions comprising a cationic polymer/silicone mixture providing improved in-use wet feel |
-
1985
- 1985-01-18 JP JP683885A patent/JPH0646394B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646394B2 (ja) | 1994-06-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |