JPH01214939A

JPH01214939A - シングルチップマイクロコンピュータ

Info

Publication number: JPH01214939A
Application number: JP4117588A
Authority: JP
Inventors: Shigetatsu Katori; 香取　重達
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-23
Filing date: 1988-02-23
Publication date: 1989-08-29
Anticipated expiration: 2012-03-26
Also published as: JP2594600B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野〕本発明はシングルチップマイクロコンピュータに関し、
特にシングルチップマイクロコンピュータの割込み処理
装置に関する。

〔従来技術の説明〕

近年の集積回路製造技術の進歩に伴い、シングルチップ
マイクロコンピュータの高性能化も著しく、特に、タイ
マカウンタ、Ａ／Ｄコンバータ、シリアル送受信回路等
、シングルチップマイクロコンピュータ上に集積される
周辺装置の機能もますます高度化、多様化している。

このため、シングルチップマイクロコンピュータの中央
処理装置（以下ＣＰＵと記す）には単に命令動作による
データ処理を高速に実行制御するだけでなく、周辺装置
等からの処理要求に対する効率的、かつ高速なデータ処
理機能に対する要求も著しく高まっている。

従来、ＣＰＵが周辺装置等の処理要求に応じて高速にデ
ータ処理を実行制御するための手段として割込みという
手法が広く用いられている。

通常、ＣＰＵが扱う周辺装置等からの処理要求（以下割
込み要求と記す）は複数で、場合によっては数十木に達
するため、ＣＰＵと周辺装置との間に割込み制御装置が
設けられ、この割込み制御装置がこれら複数の割込み要
求に対する仲裁処理や選択処理を行なった後ＣＰＵに対
して割込み要求発生を通知している。ＣＰＵは、この割
込み要求の通知により割込み要求に基づいたデータ処理
を開始する。

一般に、割込み要求の緊急度に応じ、実時間処理の必要
性から他の割込みサービス期間中でもこれを中断し、た
だちに緊急度の高い他の割込み処理に移る必要のある割
込み要求や、それ自身の緊急度はそれ程高くなく、他の
割込みサービス中は保留されていても問題のない割込み
要求等、様々な緊急度を有する割込み要求が存在する。

緊急度が高い割込みが発生した場合に、他の割込みサー
ビス期間中でもこの割込み処理を開始し、割込み要求の
発生状況によっては次々と緊急度の高い割込みサービス
を開始していく処理形態を多重割込み処理と称している
。従来、この多重割込み処理はソフトウェア処理により
実現されている。

第７図は従来のシングルチップマイクロコンピュータの
ブロック図である。

ｃ　ｐ　Ｕ　５００は、各種データ処理のタイミングを
規定するタイミング制御回路２０１を含む。タイミング
制御回路２０１には、割込み制御装置４００から割込み
要求信号＋０６が入力すると共に、割込み要求の受付け
を通知するための割込み受付は信号２０３、受付けた割
込み要求を識別するための割込みベクタの読出し信号で
あるベクタリード信号２０４を割込み制御装置４００に
出力する。また、タイミング制御回路２０１は、ベクタ
リード信号２０４の出力に同期してデータバス２０６上
に割込み制御装置４００から出力された割込みベクタ情
報を取り込み１割込み要求信号１０６で通知された割込
み要求の要求元を認識する。割込み制御回路４０１は、
割込み要求フラグレジスタｌｏｔ　、割込みマスクレジ
スタ１０２を含み、これらの各レジスタ１０１．１０２
の内容により受けつけるべきただ１つの割込み要求を選
択し、割込み要求信号１０６をアクティブにする。イン
タフェース回路１０７は、割込み制御回路４０１から割
込み要求信号１０６を介してｃｐｕ５００に通知された
割込み要求を識別するための割込みベクタを発生し、ベ
クタリード信号２０４に同期してこの割込みベクタをデ
ータバス２０６上に出力する。

第８図は割込み要求フラグレジスタ１０１と割込みマス
クレジスタ１０２の構成図、第９図は割込み制御回路４
０１の回路図である。

割込み制御回路４０１は、各種制御レジスタとして割込
み要求フラグレジスタ１０１と割込みマスクレジスタ＋
０２を含む。割込み要求フラグレジスタ＋０１は、割込
み要求元から発生する割込み要求を保持するフラグレジ
スタで、各別込み要求元とビット単位で対応しており、
割込み要求元の数ｎに対応してｎビットで構成される。

割込みマスクレジスタ１０２は割込み要求フラグレジス
タ１０１の各ビットと連動し、割込み要求フラグレジス
タ１０１の各ビットに対応してこの内容の有効／無効を
指定する。本従来例では“０”を設定した場合には、割
込み要求フラグレジスタ１０１の対応するビット内に保
持される割込み要求情報を無効に、また“１”を設定し
た場合には、対応ビット内の割込み要求情報を有効とし
て割込み処理の対象とする。

割込み要求フラグ１０１．．１ｏｔ２，１０１３は、割
込み要求フラグ１０１の各構成ビットで、各割込み要求
元（図示せず）に対応して設定され、これらの各割込み
要求元からの割込み要求信号でセットされ、また、割込
み要求の受付けによりＣＰ　Ｕ　５００から出力される
割込み受付は信号２０３に同期し、後述する要求受付は
フラグ１０８．　、ｔｏａ、　、ｔｏａ３の状態により
アンドゲート　１０９１．１０９２．１０９３で選択的
にクリアさ゛れる。割込みマスクレジスタ１０２、．１
０２２．１０２３の各出力は、アンドゲート１１０、．
１１０２．１１０３を介して非マスク状態の要求のみが
選択され、後述する割込み要求選択回路１１４、．１１
４２．１１４３に入力する。割込み要求選択回路１１４
．．１１４２．１１４３は、同時に２個以上の割込み要
求が出力された場合にこの中から１つの割込み要求を選
択するための選択回路で、アンドゲート　１１０．．１
１０．．１１０３の出力の中からデージ−チエインの手
法で単一の割込み要求を選択する。要求受付はフラグＩ
ＯＪ　、１０８２．１０８３は割込み要求選択回路１１
４．〜１１４３で選択された割込み要求を保持するフラ
グレジスタで、複数の割込み要求元から発生した各割込
み要求の内、単一のフラグのみが排他的にセット状態と
なる。なお、要求受付はフラグ１０８．．１０８２．１
０８３はそれぞれインタフェース回路１０７に接続され
、割込み要求元を識別するための割込みベクタコード生
成に使用される。オアゲー）　１１５は、各要求受付は
フラグ＋０８．．１０８２．１０８３の状態の論理和を
とり、ＣＰＩＪ５ＱＯへ割込み要求信号１０６として出
力する。

次に、第９図を参照して割込み制御装置４００の動作を
説明する。

割込み要求が入力していない状態では割込み要求フラグ
レジスタ１０１はクリア状態にある。割込み要求が入力
して割込み要求フラグレジスタ１０１内のビットがセッ
ト状態となり、かつ対応する割込みマスクレジスタ１０
２が開いている場合には、割込み要求有効となる。即ち
、アンドゲート１１０、〜１１０３、要求受付はフラグ
１０８．〜１０８３、オアゲー）Ｈ５を順に介し、割込
み要求信号１０６がアクティブ状態となり、ＣＰ　Ｕ　
５００に割込み要求の発生が通知される。

この従来の割込み制御装置４００は、すべての割込み要
求をすべて同一レベルで扱っているため、ＣＰ　Ｕ　５
００が緊急度の高い割込みサービスプログラムを実行し
ている期間は、緊急度の低い割込み要求を保留状態にす
るといった多重割込みに関連する割込み処理を以下に説
明するソフトウェアで処理していた。

（１）割込みサービスプログラムの最初で割込みマスク
レジスタ１０２をメモリまたはレジスタに退避する。

（２）受付けを禁止したい割込み要求元に対応するマス
クビットをマスク状態にするように割込みマスクレジス
タ１０２にマスクデータを再設定する。

この時、緊急度の高い割込みを受付けた場合には、この
割込みサービスプログラムの先頭でマスク状態に対応す
るデータをマスクレジスタ１０２に設定する。また、緊
急度の低い割込みを受付けた場合には、同様に、割込み
サービスプログラムの先頭で、非マスク状態に対応する
データをマスクレジスタ１０２に設定する。

また、割込みサービス処理の完了時には、以下の処理を
必要としていた。

（１）割込みサービスプログラムの終了時にレジスタま
たはメモリに退避されていた旧マスク情報を割込みマス
クレジスタ１０２に書き戻す。

（２）割込みサービスからの復帰命令を実行し、割込み
により中断していたプログラムの実行を再開する。

〔発明が解決しようとする課題〕

上述した従来のシングルチップマイクロコンピュータは
、緊急度が高い割込み要求に基づく割込み処理において
も、割込みサービスプログラムの最初と最後でそれぞれ
割込みマスクレジスタに対する操作が必要となり、割込
み応答詩画が増大するという大きな欠点があり、また、
割込み要求元の数が増加するほど割込みマスクレジスタ
のビット幅も増大し、割込みマスクレジスタ操作に対す
る負担が一層大きくなり、処理効率の低下を招くという
欠点がある。

特に、実時間処理、高速処理が要求されるシステムを割
込み要求で各処理を起動しており、割込み処理時での上
記割込みマスクレジスタ操作がシステム全体の処理性能
を大きく低下させる原因となっている。

本発明の目的は、上記欠点を解消し、ソフトウェア処理
を介さない、高速割込み多重処理が可能なシングルチッ
プマイクロコンピュータをｔＵｔすることにある。

（課題を解決するための手段〕本発明のシングルチップマイクロコンピュータは、割込み制御装置は、１つの割込み多重レベルにおいて、
新たに発生する割込み要求の受付けを許可するか否かを
各割込み要求毎に保持する、各割込み多重レベル毎の複
数の優先順位レジスタと、現在の割込み多重レベルを指
定するレベル指定レジスタと、割込み要求フラグレジス
タ、マスクレジスタ、優先順位レジスタ、レベル指定レ
ジスタの内容から、ただ１つの割込み要求を選択する割
込み要求選択手段と、優先順位レジスタの内容にもとづ
いてレベル指定レジスタを更新し、レベル指定レジスタ
の内容変化を検出すると、レベル変化信号を出力する優
先順位制御回路を有し、ＣＰＵは、前記優先順位制御回
路から出力される前記レベル変化信号の状態を保持する
記憶手段を有し、前記ＣＰＵによる割込み要求の受付けに同期して、前記
優先順位制御回路は前記レベル指定レジスタを更新し、
前記記憶手段は前記レベル変化信号の状態を保持し、前
記ＣＰＵの所定命令の実行により、前記優先順位制御回
路は前記記憶手段の内容に基づいて前記レベル指定レジ
スタの更新を制御する。

〔作用〕

割込み要求毎に多重割込みの優先順位レベルを指定する
優先順位レジスタと割込み多重レベルを指定するレベル
指定レジスタを有し、これらのレジスタにより多重割込
みが処理されるので、従来多重割込み処理で必要とされ
たマスクレジスタ操作等のソフトウェア処理を一切必要
としない。また、多重割込み処理における多重割込みレ
ベルが変更されたという情報を保持する手段をＣＰＵ内
のプログラムステータスワード内に設定しているので、
割込み多重レベルが深くなった場合でも多重レベルの更
新情報が所定メモリ上に保持されることにより、多重割
込みにおける多重レベルの制限がない。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の割込み処理装置の一実施例の第１図は
本発明の割込み処理装置の一実施例のブロック図、第２
図は第１図中のレジスタ１０１〜１０４の構成図である
。

割込み制御装置１００は割込み制御回路１０５とインタ
フェース回路１０７を含む。割込み制御回路１０５は、
割込み要求フラグレジスタ１０１　、割込みマスクレジ
スタ１０２、優先順位レジスタ１０３、レベル指定レジ
スタ１０４を含み、これらレジスタ１０１〜１０４の内
容により受けつけるべきただ１つの割込み要求を選択し
、割込み要求信号１０６をアクティブにし、さらに、受
けつけた割込み要求の割込み多重レベルに応じてレベル
指定レジスタ１０４内所定ビツトのセット処理や、割込
みサービスの終了によるレベル指定レジスタ１０４内所
定ビツトのクリア処理など割込み多重レベルの更新処理
を行なう。

本実施例では、各割込み要求元に対して割込み要求の緊
急度に応じ、それぞれ０．１．２１、ｍの多重レベル番
号を指定し１、優先順位レジスタ１０３が各割込み要求
元毎にこの多重レベルに係わる情報を保持する。この多
重レベル番号は、０が最も緊急度が高く、他のいかなる
割込みサービス中でもこの番号に設定された割込み要求
の発生によりただちにこの割込み要求のサービス処理を
開始する。また、１．２１、ｍと番号が大きくなるに従
って、処理の緊急度は低くなる。

例えば、割込み要求元Ａ、Ｂ、Ｃに対して、それぞれ多
重レベルがａ、ｂ、ｃと設定され、多重レベルがａ＞ｂ
＞ｃ　（ａが最も緊急度が高いとする）の場合には、以
下のように動作する。

■Ｃの割込みサービス中にＡ、Ｂ、Ｃの割込み要求がそ
れぞれ発生した場合には、多重レベルに従って、Ｃのサ
ービスは中断され、Ａ、Ｂ、および新に発生したＣの各
割込み要求に基づく割込みサービスが順に起動される。

■Ｂの割込みサービス中にＡ、Ｂ、Ｃの割込み要求がそ
れぞれ発生した場合には、多重レベルに従って、Ｂのサ
ービスは中断され、Ａ、および新に発生したＢの各割込
み要求に基づく割込みサービスが順に起動される。また
、Ｃの割込み要求はＡ、Ｂのサービスが完了するまで保
留される。

■Ａの割込みサービス中に新にＡ、およびＢ。

Ｃの割込み要求がそれぞれ発生した場合には、多重レベ
ルに従って、Ａのサービスは中断され、新に発生したＡ
の割込みサービスが起動される。また、Ｂの割込み要求
はＡのサービスが完了するまで、また、Ｃの割込み要求
はＡ、Ｂ−のサービスが完了するまで保留される。

また、現在の割込み多重レベルは、レベル指定レジスタ
１０４が保持する。インタフェース回路１０７は、割込
み制御回路１０５から割込み要求信号１０６を介してＣ
Ｐ　Ｕ　２００に通知された割込み要求を識別するため
の割込みベクタを発生し、ベクタリード信号２０４に同
期してこの割込みベクタをデータバス２０Ｂ上に出力す
る。割込み要求フラグレジスタ１０１は、割込み要求元
（本実施例では具体的な説明はしていない）から発生す
る割込み要求を保持するフラグレジスタで、各割込み要
求元とビット単位で対応しており、割込み要求元の数ｎ
に対応してｎビットで構成される。割込みマスクレジス
タ１０２は割込み要求フラグレジスタ１０１の各ビット
と連動し、割込み要求フラグレジスタ１０１の各ビット
に対応してこの内容の有効／無効を指定する。本実施例
では、“０”を設定した場合には、割込み要求フラグレ
ジスタ１０１の対応するビット内に保持される割込み要
求情報を無効に、また“１”を設定した場合には、対応
ビット内の割込み要求情報を有効として後述する割込み
多重処理の対象とする。優先順位レジスタ１０３は、各
割込み要求元毎に割込みの多重レベルの情報を保持する
。１本の優先順位レジスタ１０３は、１つの割込み多重
レベルにおいて、新たに発生する割込み要求の受付けを
許可するか禁止するかを各割込み要求元毎に指定するｎ
ビットから構成される。本実施例では、１つの割込み要
求元に対応するビットに°゛０”を設定した場合にはこ
の割込み要求の受付けを禁止し、“１”を設定した場合
には以降で説明する多重割込み処理の対象とする。優先
順位レジスタ１０３は、割込み制御装置ね１００が制御
する割込み多重レベル数ｍに応じて１０３、．１０３２
．−．１０３．、の合計量本設定され、さらに、割込み
多重レベルデータの設定により、割込み要求元Ａは多重
レベル０に、割込み要求元Ｂは多重レベル１に、割込み
要求元Ｃは多重レベルｍにそれぞれ設定される。レベル
指定レジスタ１０４は、現在の割込み多重レベルを保持
するレジスタで、割込み制御装置１００が制御する割込
み多重レベル数ｍに応じてｍビットから構成され、各ビ
ットは各割込み多重レベルとビット毎に対応している。

本レベル指定レジスタ１ｏ４は、割込み多重レベルがｉ
、ｊ、ｋ（以下、割込み多重レベルはｉ　＜　ｊ　＜　
ｋで、割込み多重レベルｉが最も低いとして説明する）
と移行するに応じて本レジスタ１０４内の割込み多重レ
ベルｉ、ｊ、ｋに対応するビットが順にセット状態とな
る。また、現在の割込み多重レベルは、これらセットさ
れた複数ビットの中で最も割込み多重レベルの高いビッ
トに対応する割込み多重レベルｋが現在の割込み多重レ
ベルとなる。また、この場合には優先順位レジスタ＋０
３としては割込み多重レベルｋに対応する優先順位レジ
スタ　１０３ｋが選択状態になる。ＣＰＵ２００は、各
種データ処理のタイミングを規定するタイミング制御回
路２０１、プログラムの動作状態を保持するプログラム
ステータスワード（以下ＰＳＷと記す）２０２を含む。

タイミング制御回路２０１には、後述する割込み制御装
置１００から割込み要求信号１０６が入力すると共に、
割込み要求の受付けを通知するための割込み受付は信゛
号２０３、受付けた割込み要求を識別するための割込み
ベクタの読出し信号であるベクタリード信号２０４、お
よびレベル指定レジスタ１０４内のセットされた最高レ
ベルビットのクリアタイミングを指定するレベルクリア
信号２０７をそれぞれ割込み制御装置１００に出力する
。なお、割込み受付は信号２０３は、ＰＳＷ２０２のＬ
ＶＣビットにも接続されている。タイミング制御回路２
０１は、ベクタリード信号２０４の出力に同期してデー
タバス２０６上に割込み制御装置１００から出力された
割込みベクタ情報を取り込み、割込み要求信号１０６で
通知された割込み要求の要求元を認識する。ＰＳＷ２０
２はプログラムの実行状態を示すキャリーフラグ、ゼロ
フラグ等を含む他、割込みレベル変更フラグ（以下ＬＶ
Ｃと記す。）２０５を含むが、キャリーフラグ、ゼロフ
ラグは図示されていない。Ｌ　Ｖ　Ｃ２０５は、割込み
制御装置１００から出力されるＬＶＣＨＧ２０８のレベ
ルを割込み受付は信号２０３に同期して取り込む。ＰＳ
Ｗ２０２とタイミング制御回路２０１は、タイミング制
御回路２０１の制御によりデータバス２０６を介してデ
ータのリード／ライトが可能である。

第３図は割込み制御回路１０５の回路図、第４図は第１
図の実施例における割込み受付は時のレベル指定レジス
タ１０４のビットのセット条件を示す図、第５図は第１
図の実施例における割込み復帰時のレベル指定レジスタ
１０４のビットのクリア条件を示す図である。

なお、本説明では簡単のため、割込み多重レベルを３レ
ベルとして説明する。

割込み要求フラグ１０１．．１０１２．１０１３は割込
み要求フラグ１０１の各構成ビットで、各割込み要求元
（図示せず）に対応して設定され、これらの各割込み要
求元からの割込み要求信号でセットされ、また、割込み
要求の受付けによりＣＰ　Ｕ　２００から出力される割
込み受付は信号２０３に同期し、後述する要求受付はフ
ラグ１０８．　、ｔｏａ２．ｔｏｅ３の状態によりアン
ドゲート　１０９．．１０９２．１０９３で選択的にク
リアされる。割込みマスクレジスタ１０２、．１０２２
．１０２３の各出力は、アンドゲート１１０、．１１０
２．１１０３を介して非マスク状態の要求のみが選択さ
れ、後述する優先順位選択回路Ｉｌｌ、　、１１１２．
１１１３に入力する。優先順位制御回路＋１２はレベル
指定レジスタ１０＋を含み、このレベル指定レジスタ１
０４のセット状態にあるビットの中で最も優先順位の高
いビットを選択し、そのレベルに対応する割込み多重レ
ベル指定線１１３を排他的にアクティブにする。

なお、本実施例では、割込み多重レベルを３レベルで説
明しているため、レベル指定レジスタ１０４は３ビツト
で構成される。このため、割込み多重レベル指定線１１
３も３ビツト構成で、割込み多重レベルがレベル０の場
合は、最高割込み多重レベルとして割込み多重レベル指
定線１１３．が、レベル１の場合は割込み多重レベル指
定線１１３２が、レベル２の場合は割込み多重レベル指
定線１１３３がそれぞれ排他的にアクティブ状態となる
。優先順位読出しＨ１１６は、各アンドゲート１１７、
．１１７２の出力がそれぞれ論理和されている。後述す
るように複数ある要求受付はフラグ１０８、−１０８３
は排他的にセット状態となるが、例として要求受付はフ
ラグ１０８２がセット状態になった場合には、これに対
応するアンドゲート１１７２が有効となり、優先順位読
出し線１１６上には優先順位レジスタ　１０３，２．１
０３２２の内容が読出され、優先順位制御回路１１２に
入力する。フラグ１０３、、．１０３２．．１０３．２
，１０３２２，１０３，３，１０３，３は優先順位レジ
スタ１０３のフラグで、一つの割込み要求元に着目する
と、割込み多重レベル０には優先順位レジスタ　１０３
１２が、割込み多重レベル１には優先順位レジスタ　１
Ｏ３２２がそれぞれ対応している。一つの割込み要求元
に対して複数設定された優先順位レジスタ　１０３．．
１０３２は、優先順位制御回路１１２から出力される割
込み多重レベル指定線１１３と優先順位選択回路１１１
．−１１１３の制御により、割込み多重レベル０の時に
は優先順位レジスタ　＋０３．が、割込み多重レベル１
の時は優先順位レジスタ　１０３２が、割込み多重レベ
ル２の時は論理レベル“１”がそれぞれ選択状態になる
。

優先順位選択回路１１１．．１１１２，１ｆｔ３には、
それぞれアンドゲート　１１０１，１１０２．１１０３
と優先順位レジスタ１０３．．１０３２および優先順位
制御回路＋１２から出力される多重レベル指定線１１３
がそれぞれ入力し、表１に示す真理値表に従って割込み
割込み要求選択回路１１４．．１１４２．１１４３は、
複数の優先順位選択回路１１１．．１１１２．１１１３
から同時に２個以上の割込み要求が出力された場合にこ
の中から１つの割込み要求を選択するための選択回路で
、優先順位選択回路Ｉｌｌ、　、１１１２．１１１３の
出力の中からデージ−チエインの手法で単一の割込み要
求を選択する。要求受付はフラグ１０８．　。

１０８２．１０８３は、割込み要求選択回路１１４．〜
１１４３で選択された割込み要求を保持するフラグレジ
スタで、複数の割込み要求元から発生した各別込み要求
の内、表１で示すＣＰ　Ｕ　２００による受付は条件を
満たす割込み要求に対応する単一のフラグのみが排他的
にセット状態となる。なお、要求受付はフラグ１０８．
．１０８２．１０８３はそれぞれインタフェース回路１
０７に接続され、割込み要求元を識別するための割込み
ベクタコード生成に使用される。オアゲート１１５は、
各要求受付はフラグ１０８、．１０８２．１０８３の状
態の論理和をとり、ＣＰＵ２００へ割込み要求信号１０
６として出力する。

次に、優先順位制御回路１１２の動作を説明する。

優先順位制御回路１１２はレベル指定レジスタ１０４を
含み、多重レベル指定線１１３の出力制御の他に、レベ
ル指定レジスタ１０４の更新処理を以下の手順で行なう
。

セット側の更新処理では、割込み要求により最終的に要
求受付はフラグ１０８２がセット状態になると対応する
アンドゲート　１１７．が有効となり、優先順位読出し
線１１６上には優先順位レジスタ１０３．２，１０３□
Ｈの内容が読出され、優先順位制御回路１１２に入力す
る。優先順位制御回路１１２は、この優先順位読出し線
１１６上の優先順位データに対し、次に移る割込み多重
レベルを決定すると同時に、ＣＰ　Ｕ　２００から出力
される割込み受付は信号２０３に同期して第４図に示す
ようにレベル指定レジスタ１０４内の所定ビットをセッ
ト状態にする。

以上の処理により割込み多重レベルを更新する。

クリア側の更新処理では、優先順位制御回路１１２は、
第５図に示すように、レベル指定レジスタ１０４内のセ
ットされたビットの中で最も多重レベルの高いビットを
Ｌ　Ｖ　Ｃ２０５がハイレベルの時に限りＣＰ　Ｕ　２
００から出力されるレベルクリア信号２０７に同期して
クリアする。

次に、第３図を参照して割込み制御装置１００の動作を
説明する。

割込み要求が入力していない状態では割込み要求フラグ
レジスタ１０１　、レベル指定レジスタ１０４は共にク
リア状態にある。レベル指定レジスタ！０４がクリアさ
れている状態は割込み多重レベル２に対応し、多重レベ
ル指定線１１３３がアクテイブレベルとなるため、優先
順位選択回路１１１は論理レベル“ｌ”のゲートが有効
となり、アンドゲート１１Ｏ□〜１１０３を経た割込み
要求は常に受付は可能状態となる。割込み要求が入力し
て割込み要求フラグレジスタ１０１の所定ビットがセッ
ト状態となり、かつ対応する割込みマスクレジスタ１０
２が開いている場合には、割込み要求は、アン　。

上ゲート１１０．〜１１０３．割込み要求選択回路１１
４、〜１１４３．要求受付はフラグ１０８．〜１０８３
、オアゲート１１５を順に経て、割込み要求信号１０Ｂ
がアクティブ状態となり、ＣＰ　Ｕ　２００に割込み要
求の発生が通知される。

ＣＰ　Ｕ　２００は、命令処理の最後のタイミングで割
込み要求信号１０Ｂをサンプルし、インアクティブレベ
ルの時は、次の命令処理を開始し、アクティブレベルを
検出した時は、次の命令処理には移行せず、ただちに以
下に説明する割込み処理を開始する。

（１）それまで実行していたプログラムの実行状態を保
持しているＰＳＷ、プログラムカウンタ（第１図には図
示せず）を所定のメモリ領域に退避する。

（２）発生した割込み要求元を識別するため、ベクタリ
ード信号２０４をアクティブにし、インタフェース回路
１０７からデータバス２０６を介してベクタコードを読
出す。この時、優先順位制御回路１１２は、多重レベル
指定信号線１１３の出力状態と優先順位読出し線１１６
の入力状態とを比較することにより多重割込みレベルの
更新があったかどうか判別し、多重割込みレベルの更新
があった場合には、ＬＶＣＨＧ２０８をアクティブにす
る。

（３）　ＣＰ　Ｕ　２００は、読出したベクタコードよ
り割込みサービスプログラムのスタートアドレスを読出
し、割込みサービスプログラムに分岐し、所定の割込み
サービスを開始する。

（４）ＣＰＵ２００は、割込み処理の完了を割込み制御
装置１００に通知するため、割込み受付は信号２０つを
アクティブにする。ＣＰ　Ｕ　２００は割込み受付は信
号２０３に同期してＬＶＣＨＧ２０８の状態をＰＳＷ２
０２内に取り込む。

これにより、ＣＰ　Ｕ　２００は、割込み要求の受付け
による割込み多重レベルの変更に係わる情報をＰＳＷ２
０２に保持すると同時に、この情報をＬＶＣ２０５とし
て優先順位制御回路１１２に出力する。

更に、優先順位制御回路１１２は、割込み受付は信号２
０３に同期してレベル指定レジスタ１０４を更新する。

また、割込みサービスプログラムの終了に際し、ＣＰ　
Ｕ　２００は次の処理を行なう。

（］）　ＣＰ　Ｕ　２００は、レベルクリア信号２０７
をアクティブにして割込みサービスプログラムの終了を
割込み制御装置１００に通知する。

（２）割込み制御装置１００は、レベルクリア信号２０
７がアクティブになったタイミングでＬＶＣ２０５をサ
ンプルし、Ｌ　Ｖ　Ｃ２０５が“０”の場合には、レベ
ル指定レジスタ１０４に対する更新処理は行なわない。

また、Ｌ　Ｖ　Ｃ２０５が“１”の場合には、その割込
み多重レベル処理が完了したと判断して、レベル指定レ
ジスタ１０４のセットされたビットの中の最高位ビット
をクリアし、多重レベルを下げる。

第６図は本実施例における実際の割込み多重処理動作を
示す図である。

この図では、割込み要求元Ｃの多重レベルは“１”に、
割込み要求元Ｂｌ、Ｂ２の多重レベルは“０”にそれぞ
れ設定されているものとする。

また、レベル指定レジスタ１０４によりタイミング１、
以前の割込み多重レベルは“２”に設定されている。゛１、のタイミングで割込み要求元Ｃから割込み要求が入
力すると、Ｃの割込み多重レベルが“１”で、実行中の
多重レベルの“２″よりも高いためＣＰ　Ｕ　２００に
より受付けられる。この時のＣＰ　Ｕ　２００の割込み
処理により、旧ＬＶＣ情報（この時のＬ　Ｖ　Ｃ２０５
は“０”の状態）を含むＰＳＷ２０２は所定のメモリに
退避される。また、割込み制御装置１００内のレベル指
定レジスタ１０４で指定される割込み多重レベルは“１
”に移行すると同時に多重レベルの変化が生−じたため
、ＬＶＣＨＧ２０８がアクティブとなり、ＰＳＷ２０２
内のＬＶＣ２０５はセット状態となる。ｔ２のタイミン
グで割込み要求元Ｂｌから割込み要求が入力すると、Ｂ
ｌの割込み多重レベルが“０”で現在実行中の多重レベ
ル“１“よりも高いため、再びＣＰＵ２００により受付
けられる。この時のＣＰ　Ｕ　２００の割込み処理によ
り、旧ＬＶＣ情報（この時のしＶＣ２０５は“１”の状
態）を含むＰＳＷ２０２は所定のメモリに退避される。

また、割込み＠篩装置１００内のレベル指定レジスタ１
０４で指定される割込み多重レベルは“０”に移行する
と同時に多重レベルの変化が生じたため、Ｌ　Ｖ　ＣＨ
Ｇ　２０８、がアクティブとなり、ＰＳＷ２０２内（７
）　Ｌ　Ｖ　Ｃ２０５はセット状態となる。ｔ３のタイ
ミングで割込み要求元Ｂ２から割込み要求が入力すると
、Ｂ２の割込み多重レベルが“０”で現在実行中の多重
レベルと同一のため、再びＣＰ　Ｕ　２００により受付
けられる。この時のＣＰ　Ｕ　２００の割込み処理によ
り、旧ＬＶＣ情報（この時のＬ　Ｖ　Ｃ２０５は“１”
の状態）を含むＰＳＷ２０２は所定のメモリに退避され
る。また、割：込み制御装置１００内のレベル指定レジ
スタ１０４で指定される割込み多重レベルは“０”のま
まで、多重レベルに変化が生じなかったため、ＬＶＣＨ
Ｇ２０８がインアクティブとなり、ＰＳＷ２０２内（７
）　Ｌ　Ｖ　Ｃ２０５はクリア状態となる。ｔ４のタイ
ミングで割込み要求元Ｂ２に係わる割込みサービスが終
了すると、ＣＰ　Ｕ　２００は割込みからの復帰命令を
実行するが、このタイミングに同期してレベルクリア信
号２０７を出力する。

この時、割込み制御回路１０５に入力するＬＶＣ２０５
がインアクティブレベル状態のため、優先順位制御回路
１１２はレベル指定レジスタ１０４のセットされている
ビットの最上位ビットのクリア処理は行なわず、割込み
制御装置１００は割込み多重レベル“０”を保つ。また
、割込みからの復帰命令の実行により旧ＰＳＷ情報がメ
モリから復帰され、ＰＳＷ２０２内のＬ　Ｖ　Ｃ２０５
には“１”がリストアされ、ＣＰ　Ｕ　２００はＢｌに
係わる割込みサービスを再開する。ｔ５のタイミングで
割込み要求元Ｂｌに係わる割込みサービスが終了すると
、ＣＰ　Ｕ　２００は割込みからの復帰命令を実行する
が、この・タイミングに同期してレベルクリア信号２０
７を出力する。この時２割込み制御回路１０５に入力す
るＬＶＣＺＱ’５がアクティブレベル状態のため、優先
順位制御回路１１２ばレベル指定レジスタ１０４のセッ
トされているビットの最上ビットのクリア処理を行ない
、割込み多重レベルは“１”に移行する。また、割込み
からの復帰命令の実行により旧ＰＳＷ情報がメモリから
復帰され、ＰＳＷ２０２内のＬ　Ｖ　Ｃ２０５には“１
−がリストアされ、ＣＰＵ２００は割込み要求元Ｃに係
わる割込みサービスを再開する。ｔものタイミングで割
込み要求元Ｃに係わる割込みサービスが終了すると、Ｃ
ＰＵ２００は割込みからの復帰命令を実行するが、この
タイミングに同期してレベルクリア信号２０７を出力す
る。この時、割込み制御回路１０５に入力するＬ　Ｖ　
Ｃ２０５がアクティブレベル状態のため、優先順位制御
回路１１２はレベル指定レジスタ１０４のセットされて
いるビットの最上ビットのクリア処理を行ない、割込み
多重レベルは“２”に移行する。また、割込みからの復
帰命令の実行により旧ＰＳＷ情報がメモリから復帰され
、ＰＳＷ２０２内のＬ　Ｖ　Ｃ２０５には“０”がリス
トアされる。

なお、優先順位レベルがほぼ半固定の割込み要求元に対
応する優先順位レジスタに対しては、この優先順位レジ
スタ１０３の一部をＲＯＭ化することにより、ハードウ
ェア規模を縮小することが可能である。

〔発明の効果〕

以上説明したように本発明は、従来ソフトウェアによる
マスクレジスタ操作で実現していた多重割込み処理を優
先順位レジスタとレベル指定レジスタによフて実現する
ことにより、従来のソフトウェア処理が不用となり極め
て高速に、割込み多重レベルを切り換えることが可能と
なり、また、割込み多重レベルが更新されたという情報
をＰＳＷ内に保持しており、割込み要求の受付けの度毎
に多重レベル更新情報が所定メモリ内に順に退避される
ため、割込み多重レベルを無制限に設定することが可能
であり、今後、割込み要求元の数はますます増大する傾
向にあり、この割込み多重しベルの拡張にも柔軟に対応
することができる効果がある。

【図面の簡単な説明】

第１図は本発明のシングルチップマイクロコンピュータ
の一実施例のブロック図、第２図は第１図の割込み制御
装置１００に含まれるレジスタ１０１〜１０４の構成図
、第３図は第１図中の割込み制御回路１０５の回路図、
第４図は第１図の実施例における割込み受付は時のレベ
ル指定レジスタ１０４のビットのセット条件を示す図、
第５図は第１図の実施例における割込み復帰時のレベル
指定レジスタ１０４のビットのクリア条件を示す図、第
６図は第１図の実施例の動作例を示す図、第７図は従来
のシングルチップマイクロコンピュータのブロック図、
第８図は第７図中の割込み制御装置４００に含まれるレ
ジスタ１０１．１０２の構成図、第９図は第７図中の割
込み制御回路４０１の回路図である。１００・・・割込み制御装置、ｌｏｔ・・・割込み要求フラグレジスタ、１０２・・・
割込みマスクレジスタ、１０３・・・優先順位レジスタ、１０４−・・レベル指定レジスタ、１０５−・・割込み制御回路、１０６−・・割込み要求信号、１０７−・・インタフェース回路、１１２−・・優先順位制御回路、２００、５００−ＣＰ　Ｕ、２０１−・タイミング制御回路、２０２・−ｐ　ｓ　ｗ、２０３−・・割込み要求受付は信号、２０４−・・ベクタリード信号、２０５−ＬＶＣ。２０６−・・データバス、２０７・・・レベルクリア信号、２０８−ＬＶＣＨＧ。

Claims

【特許請求の範囲】割込み要求元から発生する割込み要求を割込み要求毎に
保持する割込み要求フラグレジスタと、割込み要求フラ
グレジスタの各ビットに対応して該ビットの内容の有効
／無効を指定する割込みマスクレジスタとを備え、これ
らレジスタの内容により受けつけるべきただ１つの割込
み要求を選択し、ＣＰＵに対して割込み要求信号を出力
する割込み制御装置を有し、ＣＰＵは割込み要求信号が
入力すると、割込み要求の受付けを通知するための割込
み受付け信号および受付けた割込み要求を識別するため
のベクタリード信号を割込み制御装置に出力するシング
ルチップマイクロコンピュータにおいて、前記割込み制御装置は、１つの割込み多重レベルにおい
て、新たに発生する割込み要求の受付けを許可するか否
かを各割込み要求毎に保持する、各割込み多重レベル毎
の複数の優先順位レジスタと、現在の割込み多重レベル
を指定するレベル指定レジスタと、割込み要求フラグレ
ジスタ、マスクレジスタ、優先順位レジスタ、レベル指
定レジスタの内容から、ただ１つの割込み要求を選択す
る割込み要求選択手段と、優先順位レジスタの内容にも
とづいてレベル指定レジスタを更新し、レベル指定レジ
スタの内容変化を検出すると、レベル変化信号を出力す
る優先順位制御回路を有し、前記ＣＰＵは、前記優先順
位制御回路から出力される前記レベル変化信号の状態を
保持する記憶手段を有し、前記ＣＰＵによる割込み要求の受付けに同期して、前記
優先順位制御回路は前記レベル指定レジスタを更新し、
前記記憶手段は前記レベル変化信号の状態を保持し、前
記ＣＰＵの所定命令の実行により、前記優先順位制御回
路は前記記憶手段の内容に基づいて前記レベル指定レジ
スタの更新を制御することを特徴とするシングルチップ
マイクロコンピュータ。