JPH0241552A - 割り込み制御方式 - Google Patents
割り込み制御方式Info
- Publication number
- JPH0241552A JPH0241552A JP19215488A JP19215488A JPH0241552A JP H0241552 A JPH0241552 A JP H0241552A JP 19215488 A JP19215488 A JP 19215488A JP 19215488 A JP19215488 A JP 19215488A JP H0241552 A JPH0241552 A JP H0241552A
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- JP
- Japan
- Prior art keywords
- interrupt
- interrupt request
- processing
- control circuit
- signal
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 17
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 206010011224 Cough Diseases 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
多重プロセッサ構成の系における喪数レベルの割り込み
要求を発生する制御装置からの複数の処理装置に対する
割り込みの制御方式に関し、発生した割り込みを処理す
べき処理装置を決定する回路の簡潔化と、処理装置の負
荷の均等化を目的とし、 同一クロックタイミングにおいては、複数の各処理装置
ごとに異なるレベルの割り込み要求信号を送出する手段
と、 処理装置から割り込み要求を受け付ける旨の応答を受信
したとき、次のクロックタイミングで送出すべき割り込
み要求信号を抑止する手段とを設けることにより構成す
る。
要求を発生する制御装置からの複数の処理装置に対する
割り込みの制御方式に関し、発生した割り込みを処理す
べき処理装置を決定する回路の簡潔化と、処理装置の負
荷の均等化を目的とし、 同一クロックタイミングにおいては、複数の各処理装置
ごとに異なるレベルの割り込み要求信号を送出する手段
と、 処理装置から割り込み要求を受け付ける旨の応答を受信
したとき、次のクロックタイミングで送出すべき割り込
み要求信号を抑止する手段とを設けることにより構成す
る。
本発明は、複数のＣＰＵから構成される多重プロセッサ
構成の情報処理システムにおける各種入出力装置、外部
装置からの割り込み要求に対応する受付処理に関する。
構成の情報処理システムにおける各種入出力装置、外部
装置からの割り込み要求に対応する受付処理に関する。
多重プロセッサ構成では、各種入出力装置、外部装置か
らの割り込み要求は、複数のＣＰＵのうちいずれかの一
台が受け付けることになっている。従って、複数のＣＰ
Ｕが同じ割り込み要求を同時には受け付けないように制
御する必要がある。
らの割り込み要求は、複数のＣＰＵのうちいずれかの一
台が受け付けることになっている。従って、複数のＣＰ
Ｕが同じ割り込み要求を同時には受け付けないように制
御する必要がある。
本発明はこのような割り込みに係る制御を効率的に行う
ことの可能な制御方式に係る。
ことの可能な制御方式に係る。
従来の多重プロセッサ構成における割り込み制御方式に
おいては、割り込みを要求する制御装置からの割り込み
要求と、割り込みを受け付する処理装置の対応する割り
込みレベルの割り込みマスクとを同一クロックで装置に
送出し、該装置で受け付けるべき処理装置を判定し、通
知を行っていた。
おいては、割り込みを要求する制御装置からの割り込み
要求と、割り込みを受け付する処理装置の対応する割り
込みレベルの割り込みマスクとを同一クロックで装置に
送出し、該装置で受け付けるべき処理装置を判定し、通
知を行っていた。
第４図はこのような従来の割り込み制御方式について説
明する図であって、５０−１〜５０−ｎ。
明する図であって、５０−１〜５０−ｎ。
５１−１〜５１−ｎは入出力装置、５２−１〜５２−ｎ
はチャネルプロセッサ（以下ＣＨＰとも言う）、５３は
割り込み制御回路、５４−１〜５４−ｎ中央処理装置（
以下ＣＰＵとも言う）、５５−１〜５５−ｎは割り込み
マスクを表している。
はチャネルプロセッサ（以下ＣＨＰとも言う）、５３は
割り込み制御回路、５４−１〜５４−ｎ中央処理装置（
以下ＣＰＵとも言う）、５５−１〜５５−ｎは割り込み
マスクを表している。
同図において、各ＣＨＰ ５２−１〜５２− ｎはそれ
ぞれ自装置に接続されている入出力装置からの割り込み
要求を検出すると、その中から最も優先度の高いものを
選出して、その割り込みレベルに係わる割り込み要求を
割り込み制御回路に送り込む。
ぞれ自装置に接続されている入出力装置からの割り込み
要求を検出すると、その中から最も優先度の高いものを
選出して、その割り込みレベルに係わる割り込み要求を
割り込み制御回路に送り込む。
一方、各ＣＰＵは、その時点で受け付けることの可能な
割り込みのレベルに関する情報を割り込みマスク情報と
して、前記割り込み要求と同一タイミングで割り込み制
御回路５３に送り込む。
割り込みのレベルに関する情報を割り込みマスク情報と
して、前記割り込み要求と同一タイミングで割り込み制
御回路５３に送り込む。
割り込み制御回路５３はこれら両者の情報から、発生し
た割り込み要求を処理すべきＣＰＵを判定し、ＣＰＵに
通知していた。
た割り込み要求を処理すべきＣＰＵを判定し、ＣＰＵに
通知していた。
上述したように従来の割り込み制御方式においては、割
り込みを要求する制御装置からの割り込み要求と、割り
込みを受け付ける処理装置の対応する割り込みレベルの
割り込みマスクとを同−タロツクにて割り込み制御回路
に送出し、咳刷り込み制御回路で受け付けるべき処理装
置を判定し、通知を行っていた。しかし、この方式では
以前に割り込みを受け付けるように指示された処理装置
を記１．復する手段が必要であること、特定の処理装置
の割り込み処理頻度が高くなることなどの問題点があっ
た。
り込みを要求する制御装置からの割り込み要求と、割り
込みを受け付ける処理装置の対応する割り込みレベルの
割り込みマスクとを同−タロツクにて割り込み制御回路
に送出し、咳刷り込み制御回路で受け付けるべき処理装
置を判定し、通知を行っていた。しかし、この方式では
以前に割り込みを受け付けるように指示された処理装置
を記１．復する手段が必要であること、特定の処理装置
の割り込み処理頻度が高くなることなどの問題点があっ
た。
本発明はこのような従来の問題点に鑑み、複数の割り込
み処理装置において同時に一つの割り込みが処理可能で
あっても、その割り込みを処理する装置を簡ｍに決定出
来ると共に、以前に割り込みを受け付けた装置を記憶す
る手段を必要とせず、また、各処理装置の割り込み処理
頻度を均等化するこの可能な割り込み制御方式を提供す
ることを目的としている。
み処理装置において同時に一つの割り込みが処理可能で
あっても、その割り込みを処理する装置を簡ｍに決定出
来ると共に、以前に割り込みを受け付けた装置を記憶す
る手段を必要とせず、また、各処理装置の割り込み処理
頻度を均等化するこの可能な割り込み制御方式を提供す
ることを目的としている。
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、 複数レベルの割り込み要求を発生する少なくとも１台の
制御装置と、割り込み要求を受け付けて対、応する処理
を実行する複数の処理装置を有する情報処理システムに
おける、 制御装置から発生した割り込み要求を処理すべき処理ｔ
ｉ置を選択してこれに伝達する手段であって、 同一クロックタイミングにおし）では、複数の各処理装
置ごとに異なるレベルの割り込み要求信号を送出する手
段と、処理装置から割り込み要求を受け付ける旨の応対
を受信したとき、次のタロツクタイミングで送出すべき
割り込み要求信号を抑止する手段とを設けた割り込み制
御方式である。
載した手段により達成される。すなわち、本発明は、 複数レベルの割り込み要求を発生する少なくとも１台の
制御装置と、割り込み要求を受け付けて対、応する処理
を実行する複数の処理装置を有する情報処理システムに
おける、 制御装置から発生した割り込み要求を処理すべき処理ｔ
ｉ置を選択してこれに伝達する手段であって、 同一クロックタイミングにおし）では、複数の各処理装
置ごとに異なるレベルの割り込み要求信号を送出する手
段と、処理装置から割り込み要求を受け付ける旨の応対
を受信したとき、次のタロツクタイミングで送出すべき
割り込み要求信号を抑止する手段とを設けた割り込み制
御方式である。
第１図は、本発明の詳細な説明する図である。
図中、１−１〜ｌ−ｎは割り込みを処理する処理装置を
表しており、複数の装置が接続されている。２は、要求
装置からの各レベルの割り込み要求信号を処理装置に通
知する割り込み制御回路を示している。また、３−１〜
３−ｍは、割り込み要求を発生する各種制御装置を表し
ており、これらは複数台の接続も許される。更に、１１
は、割り込み要求信号のレベルを処理装置に通知する指
標信号であり、複数ビットで構成される。１２−ｒ−１
２−ｎは、各処理装置への一本の割り込み要求信号、１
３−１〜１３−ｎは、割り込み受付は信号、２１−１〜
２１−ｍは、複数ビットの割り込み要求信号、２２−１
〜２２−ｍは、複数ビットの割り込み受け付は通知信号
を示している。
表しており、複数の装置が接続されている。２は、要求
装置からの各レベルの割り込み要求信号を処理装置に通
知する割り込み制御回路を示している。また、３−１〜
３−ｍは、割り込み要求を発生する各種制御装置を表し
ており、これらは複数台の接続も許される。更に、１１
は、割り込み要求信号のレベルを処理装置に通知する指
標信号であり、複数ビットで構成される。１２−ｒ−１
２−ｎは、各処理装置への一本の割り込み要求信号、１
３−１〜１３−ｎは、割り込み受付は信号、２１−１〜
２１−ｍは、複数ビットの割り込み要求信号、２２−１
〜２２−ｍは、複数ビットの割り込み受け付は通知信号
を示している。
本発明では、第２図（ａ）のタイムチャートに示すよう
に、割り込み処理装置１〜ｎに対して、各タイミング（
クロック０〜７）ごとに同一クロックでも異なるレベル
の割り込み要求信号を送出している（第２図（ａ）では
割り込みレベルがＲＥ００〜ＲＢＯ７の８レベルの場合
を例に採って示している）。ある処理装置が割り込みを
受け付けた場合の動作を第２図（ｂ）に示す。処理装置
１が割り込みを受け付けた場合は、ただちにＡＣＫ儒号
を割り込み制御回路に送出する。割り込み制御回路はＡ
ＣＫ信号を受信すると、次の処理装置に対する割り込み
要求信号を抑止する。これによって、複数の処理装置に
より同一の割り込みが処理されるのを防ぐことが出来る
。
に、割り込み処理装置１〜ｎに対して、各タイミング（
クロック０〜７）ごとに同一クロックでも異なるレベル
の割り込み要求信号を送出している（第２図（ａ）では
割り込みレベルがＲＥ００〜ＲＢＯ７の８レベルの場合
を例に採って示している）。ある処理装置が割り込みを
受け付けた場合の動作を第２図（ｂ）に示す。処理装置
１が割り込みを受け付けた場合は、ただちにＡＣＫ儒号
を割り込み制御回路に送出する。割り込み制御回路はＡ
ＣＫ信号を受信すると、次の処理装置に対する割り込み
要求信号を抑止する。これによって、複数の処理装置に
より同一の割り込みが処理されるのを防ぐことが出来る
。
第３図は、本発明の一実施例を示す図であって、２３−
１〜２３−ｍはそれぞれ人出力制御装置、２４は割り込
み制御回路、２５−１〜２５−ｎはそれぞれ処理装置を
表している。
１〜２３−ｍはそれぞれ人出力制御装置、２４は割り込
み制御回路、２５−１〜２５−ｎはそれぞれ処理装置を
表している。
１１はその時点における割り゛込み要求信号のレベルを
処理装置に通知する指標信号であって、カウンタ２７の
値を各中央処理装置に対して同時に送出することにより
実現している。
処理装置に通知する指標信号であって、カウンタ２７の
値を各中央処理装置に対して同時に送出することにより
実現している。
２８は＋１回路であって、上記カウンタの値をタロツク
ごとに歩進することによって指標信号を更新している。
ごとに歩進することによって指標信号を更新している。
割り込みのレベルがｎであるとき、カウンタ２７はｎを
法として動作し、その値として０〜（ｎ−１）を反復し
て出力する。
法として動作し、その値として０〜（ｎ−１）を反復し
て出力する。
一方、入出力制御装置が擁する入出力装置からの割り込
み要求信号は、入出力装置内のレジスタ（人出力制御装
置２３−１の場合は２６−１〜２６− ｎ ）に保持さ
れ、割り込み要求信号２１−１〜２１−ｍとして、各入
出力制御装置から割り込み制御回路２４に人力され、ア
ンド回路２９を経て、セレクタ３０に人力される。
み要求信号は、入出力装置内のレジスタ（人出力制御装
置２３−１の場合は２６−１〜２６− ｎ ）に保持さ
れ、割り込み要求信号２１−１〜２１−ｍとして、各入
出力制御装置から割り込み制御回路２４に人力され、ア
ンド回路２９を経て、セレクタ３０に人力される。
該セレクタ３０は前記カウンタ２７の値に応じて該当す
る割り込みレベルの割り込み要求を選択して、中央処理
装置２５−１に対する割り込み要求としてフリップ７０
ツブ３１−１にセットする。
る割り込みレベルの割り込み要求を選択して、中央処理
装置２５−１に対する割り込み要求としてフリップ７０
ツブ３１−１にセットする。
フリップ７０ツブ３１−２〜３１−４は、３１−１の値
を各２クロ１り後にセットするものであり、同一タイミ
ングでは異なるレベルの割り込み要求信号１２−１〜１
２−ｎとして、各中央処理装置に同時に与えることがで
きる。
を各２クロ１り後にセットするものであり、同一タイミ
ングでは異なるレベルの割り込み要求信号１２−１〜１
２−ｎとして、各中央処理装置に同時に与えることがで
きる。
これらの割り込み要求信号の内、割り込み要求信号１２
−１に注目して中央処理装置２５−１内での信号の流れ
を説明すると、該割り込み要求（８号１２ １は、マス
クレジスタ３２の内容とアンド回路３３によって論理積
が求められ、その結果が割り込み受け付は信号１３−１
として割り込み制御回路２４に通知される。
−１に注目して中央処理装置２５−１内での信号の流れ
を説明すると、該割り込み要求（８号１２ １は、マス
クレジスタ３２の内容とアンド回路３３によって論理積
が求められ、その結果が割り込み受け付は信号１３−１
として割り込み制御回路２４に通知される。
各中央処理装置からの割り込み受け付は信号１３−１〜
１３−ｎは、一方ではインバータ３４で掻性が反転され
てアンド回路３５−１〜３５−ｎの一方の人力としてフ
リップフロップ３１−２〜３１−ｎにセットする信号を
制御し、一方ではデコーダ３６によりデフードされて、
その結果がレジスタ３７に保持され、割り込み受け付は
信号２２−１〜２２−ｍとして入出力装置内＠２３−１
〜２３−ｍに通知され、またその掻性を反転した信号が
アンド回路２９の一方の人力信号として、人出力制御装
置２３−１〜２３−ｍからの割り込み要求信号２１−１
〜２１−ｍのセレクタ３０への流入を制御している。
１３−ｎは、一方ではインバータ３４で掻性が反転され
てアンド回路３５−１〜３５−ｎの一方の人力としてフ
リップフロップ３１−２〜３１−ｎにセットする信号を
制御し、一方ではデコーダ３６によりデフードされて、
その結果がレジスタ３７に保持され、割り込み受け付は
信号２２−１〜２２−ｍとして入出力装置内＠２３−１
〜２３−ｍに通知され、またその掻性を反転した信号が
アンド回路２９の一方の人力信号として、人出力制御装
置２３−１〜２３−ｍからの割り込み要求信号２１−１
〜２１−ｍのセレクタ３０への流入を制御している。
上記説明中のアンド回路３５−１〜３５−ｎは同一の割
り込みが複数の中央処理装置によって処理されることを
防止するための制御用として設けられたものである。
り込みが複数の中央処理装置によって処理されることを
防止するための制御用として設けられたものである。
なお、本発明における割り込み制御回路は、独立した装
置として設けることも可能であり、また、いずれかの装
置に内蔵させても良い。
置として設けることも可能であり、また、いずれかの装
置に内蔵させても良い。
以上説明したように、本発明によれば、同一の割り込み
要求が複数の処理装置によって処理されることを防止す
ることが可能で、また、以前に割り込みを受け付けた装
置を記憶する手段を必要とすることのない割り込み制御
回路を簡潔な構成の回路によって容易に実現することが
できる。
要求が複数の処理装置によって処理されることを防止す
ることが可能で、また、以前に割り込みを受け付けた装
置を記憶する手段を必要とすることのない割り込み制御
回路を簡潔な構成の回路によって容易に実現することが
できる。
また、本発明によれば、各クロックごとに各処理装置へ
の割り込み要求のレベルを異ならしめているので、各処
理装置の割り込み処理頻度を均等化し得る利点がある。
の割り込み要求のレベルを異ならしめているので、各処
理装置の割り込み処理頻度を均等化し得る利点がある。
第１図は本発明の詳細な説明する図、第２図は本発明の
詳細な説明するタイムチャート、第３図は本発明の一実
施例を示す図、第４図は従来の割り込み制御方式につい
て説明する図である。
詳細な説明するタイムチャート、第３図は本発明の一実
施例を示す図、第４図は従来の割り込み制御方式につい
て説明する図である。
Claims (1)
- 【特許請求の範囲】 複数レベルの割り込み要求を発生する少なくとも１台の
制御装置と、割り込み要求を受け付けて対応する処理を
実行する複数の処理装置を有する情報処理システムにお
ける、 制御装置から発生した割り込み要求を処理すべき処理装
置を選択してこれを伝達する手段であって、 同一クロックタイミングにおいては、複数の各処理装置
ごとに異なるレベルの割り込み要求信号を送出する手段
と、 処理装置から割り込み要求を受け付ける旨の応答を受信
したとき、次のクロックタイミングで送出すべき割り込
み要求信号を抑止する手段とを設けたことを特徴とする
割り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19215488A JPH0241552A (ja) | 1988-08-02 | 1988-08-02 | 割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19215488A JPH0241552A (ja) | 1988-08-02 | 1988-08-02 | 割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241552A true JPH0241552A (ja) | 1990-02-09 |
Family
ID=16286596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19215488A Pending JPH0241552A (ja) | 1988-08-02 | 1988-08-02 | 割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180688A (ja) * | 1990-12-21 | 1994-06-28 | Intel Corp | マルチプロセッサ割込み制御装置システム |
| US5619705A (en) * | 1993-12-16 | 1997-04-08 | Intel Corporation | System and method for cascading multiple programmable interrupt controllers utilizing separate bus for broadcasting interrupt request data packet in a multi-processor system |
-
1988
- 1988-08-02 JP JP19215488A patent/JPH0241552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180688A (ja) * | 1990-12-21 | 1994-06-28 | Intel Corp | マルチプロセッサ割込み制御装置システム |
| US5619705A (en) * | 1993-12-16 | 1997-04-08 | Intel Corporation | System and method for cascading multiple programmable interrupt controllers utilizing separate bus for broadcasting interrupt request data packet in a multi-processor system |
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