JPH0736665A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0736665A JPH0736665A JP5181173A JP18117393A JPH0736665A JP H0736665 A JPH0736665 A JP H0736665A JP 5181173 A JP5181173 A JP 5181173A JP 18117393 A JP18117393 A JP 18117393A JP H0736665 A JPH0736665 A JP H0736665A
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- JP
- Japan
- Prior art keywords
- bus
- precharge
- data
- circuit
- absolute value
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- Pending
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Abstract
(57)【要約】
【目的】 固定小数点演算系プロセッサにおいて、ブロ
ックフローティング処理で行う１の補数体系絶対値の論
理和を従来のメモリ周辺回路に簡単な回路を付加するこ
とにより高速に演算することができる演算装置を提供す
る。 【構成】 負極性のプリチャージ方式バス２は制御信号
７によりバスプリチャージ回路３を介してプリチャージ
サイクルでプリチャージを行わないようにする。データ
メモリ１の出力データの１の補数体系絶対値をとる絶対
値回路４の出力を制御信号８によりマルチプレクサ回路
５で選択し、バスドライブ回路６を介してバス２へ出力
する。バス２は負極性であり、バス自体のデータは反転
しているので、ブロックデータの１の補数絶対値の論理
和を得ることができる。ブロックフローティングを行う
ための１の補数体系絶対値の論理和をＡＬＵを使用する
ことなく、演算することができる。
ックフローティング処理で行う１の補数体系絶対値の論
理和を従来のメモリ周辺回路に簡単な回路を付加するこ
とにより高速に演算することができる演算装置を提供す
る。 【構成】 負極性のプリチャージ方式バス２は制御信号
７によりバスプリチャージ回路３を介してプリチャージ
サイクルでプリチャージを行わないようにする。データ
メモリ１の出力データの１の補数体系絶対値をとる絶対
値回路４の出力を制御信号８によりマルチプレクサ回路
５で選択し、バスドライブ回路６を介してバス２へ出力
する。バス２は負極性であり、バス自体のデータは反転
しているので、ブロックデータの１の補数絶対値の論理
和を得ることができる。ブロックフローティングを行う
ための１の補数体系絶対値の論理和をＡＬＵを使用する
ことなく、演算することができる。
Description
【０００１】
【産業上の利用分野】本発明は、家電製品、コンピュー
タ、通信装置等に幅広く利用されるマイクロコンピュー
タ・ＤＳＰ（ディジタル信号処理プロセッサ）等に使用
する演算装置に関する。
タ、通信装置等に幅広く利用されるマイクロコンピュー
タ・ＤＳＰ（ディジタル信号処理プロセッサ）等に使用
する演算装置に関する。
【０００２】
【従来の技術】図２は従来の固定小数点演算系のプロセ
ッサを示す概略ブロック図、図３は同プロセッサにおけ
るデータメモリ周辺のブロック図である。
ッサを示す概略ブロック図、図３は同プロセッサにおけ
るデータメモリ周辺のブロック図である。
【０００３】図２、図３において、１はデータメモリ
（ＲＡＭ）、２は負極性のプリチャージ方式バス（メモ
リローカルバス）、３はプリチャージ方式バス２のプリ
チャージ回路、６はデータメモリ１のデータをプリチャ
ージ方式バス２上に送出するバスドライブ回路、９はプ
リチャージ方式バス２が接続されたプロセッサメインバ
ス、１０はプロセッサメインバス９に接続されたＡＬＵ
（算術論理演算回路）、１１はＡＬＵ１０とプロセッサ
メインバス９に接続されたレジスタである。
（ＲＡＭ）、２は負極性のプリチャージ方式バス（メモ
リローカルバス）、３はプリチャージ方式バス２のプリ
チャージ回路、６はデータメモリ１のデータをプリチャ
ージ方式バス２上に送出するバスドライブ回路、９はプ
リチャージ方式バス２が接続されたプロセッサメインバ
ス、１０はプロセッサメインバス９に接続されたＡＬＵ
（算術論理演算回路）、１１はＡＬＵ１０とプロセッサ
メインバス９に接続されたレジスタである。
【０００４】従来の固定小数点演算系のプロセッサで
は、演算精度を確保するため、ブロックフローティング
がよく行われている。そして、従来のプロセッサにおい
て、ブロックフローティングを行う場合、一般にＡＬＵ
１０を用い、データメモリ１からバスドライブ回路６、
プリチャージ方式バス２、プロセッサメインバス９を経
て入力されるブロックデータの１の補数体系絶対値の論
理和を求め、その後、ブロックデータの正規化シフト数
を求め、正規化を行う。
は、演算精度を確保するため、ブロックフローティング
がよく行われている。そして、従来のプロセッサにおい
て、ブロックフローティングを行う場合、一般にＡＬＵ
１０を用い、データメモリ１からバスドライブ回路６、
プリチャージ方式バス２、プロセッサメインバス９を経
て入力されるブロックデータの１の補数体系絶対値の論
理和を求め、その後、ブロックデータの正規化シフト数
を求め、正規化を行う。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来技術では、１データについてＡＬＵ１０によ
り最低減１の補数演算、論理和演算の２ステップで演算
し、ブロックフローティングのシフト数検出のための単
純な計算も高機能なＡＬＵ１０を用いているため、処理
効率に劣るという問題があった。
ような従来技術では、１データについてＡＬＵ１０によ
り最低減１の補数演算、論理和演算の２ステップで演算
し、ブロックフローティングのシフト数検出のための単
純な計算も高機能なＡＬＵ１０を用いているため、処理
効率に劣るという問題があった。
【０００６】本発明は、上記のような従来の問題を解決
するものであり、ブロックデータの１の補数体系の絶対
値データの論理和をＡＬＵを使用することなく、しか
も、メモリ周辺回路に簡単な回路を付加することにより
演算することができ、したがって、高速に演算すること
ができるとともに、ＡＬＵ演算等の並列処理を行うこと
ができるようにした演算装置を提供することを目的とす
るものである。
するものであり、ブロックデータの１の補数体系の絶対
値データの論理和をＡＬＵを使用することなく、しか
も、メモリ周辺回路に簡単な回路を付加することにより
演算することができ、したがって、高速に演算すること
ができるとともに、ＡＬＵ演算等の並列処理を行うこと
ができるようにした演算装置を提供することを目的とす
るものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の技術的手段は、データメモリと、要求に応
じ、プリチャージサイクルでプリチャージを行わないよ
うにすることができる負極性のプリチャージ方式バス
と、上記データメモリの出力データを要求に応じ、１の
補数体系絶対値をとり、上記プリチャージ方式バスへ出
力するための絶対値回路とを備え、複数の所望メモリデ
ータの１の補数体系絶対値の論理和を得ることができる
ように構成されたものである。
の本発明の技術的手段は、データメモリと、要求に応
じ、プリチャージサイクルでプリチャージを行わないよ
うにすることができる負極性のプリチャージ方式バス
と、上記データメモリの出力データを要求に応じ、１の
補数体系絶対値をとり、上記プリチャージ方式バスへ出
力するための絶対値回路とを備え、複数の所望メモリデ
ータの１の補数体系絶対値の論理和を得ることができる
ように構成されたものである。
【０００８】
【作用】本発明は、上記構成によって、プリチャージ方
式バスのプリチャージ動作を止め、絶対値回路でとった
データメモリの出力データの１の補数体系絶対値を出力
させることにより、プリチャージ方式バスは負極性であ
り、バス自体のデータは反転しているので、ブロックデ
ータの１の補数絶対値の論理和を得ることができる。こ
のようにブロックフローティングを行うための１の補数
体系絶対値の論理和をＡＬＵを使用することなく、しか
も、データメモリ周辺の回路に簡単な回路を付加するこ
とにより演算することができる。
式バスのプリチャージ動作を止め、絶対値回路でとった
データメモリの出力データの１の補数体系絶対値を出力
させることにより、プリチャージ方式バスは負極性であ
り、バス自体のデータは反転しているので、ブロックデ
ータの１の補数絶対値の論理和を得ることができる。こ
のようにブロックフローティングを行うための１の補数
体系絶対値の論理和をＡＬＵを使用することなく、しか
も、データメモリ周辺の回路に簡単な回路を付加するこ
とにより演算することができる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の一実施例における演算装置
を示し、図２のデータメモリ周辺部分のブロック図であ
る。
を示し、図２のデータメモリ周辺部分のブロック図であ
る。
【００１１】図１において、１はデータメモリ（ＲＡ
Ｍ）、２は負極性のプリチャージ方式バス（メモリロー
カルバス）、３はプリチャージ方式バス２のプリチャー
ジ回路であり、通常、プリチャージサイクルでプリチャ
ージ方式バス２をＨｉｇｈにし、プリチャージ制御信号
７に応じてこのプリチャージ動作を止めることができ
る。４は１の補数体系の絶対値回路であり、データメモ
リ１の出力データを要求に応じ、１の補数体系絶対値を
とって出力する。５はマルチプレクサ回路であり、マル
チプレクサ制御信号８により、データメモリ１の出力と
１の補数絶対値回路４の出力のいずれかを出力する。６
はバスドライブ回路であり、マルチプレクサ回路５から
の出力をプリチャージ方式バス２へ伝える（入力データ
がＨｉｇｈのビット位置のプリチャージ方式バス２のビ
ットをＬｏｗにする。）。
Ｍ）、２は負極性のプリチャージ方式バス（メモリロー
カルバス）、３はプリチャージ方式バス２のプリチャー
ジ回路であり、通常、プリチャージサイクルでプリチャ
ージ方式バス２をＨｉｇｈにし、プリチャージ制御信号
７に応じてこのプリチャージ動作を止めることができ
る。４は１の補数体系の絶対値回路であり、データメモ
リ１の出力データを要求に応じ、１の補数体系絶対値を
とって出力する。５はマルチプレクサ回路であり、マル
チプレクサ制御信号８により、データメモリ１の出力と
１の補数絶対値回路４の出力のいずれかを出力する。６
はバスドライブ回路であり、マルチプレクサ回路５から
の出力をプリチャージ方式バス２へ伝える（入力データ
がＨｉｇｈのビット位置のプリチャージ方式バス２のビ
ットをＬｏｗにする。）。
【００１２】以上のような構成において、以下、その動
作について説明する。データメモリ１からの通常のデー
タは、マルチプレクサ制御信号８の制御によりマルチプ
レクサ回路５、バスドライブ回路６を経てプリチャージ
制御信号７によりプリチャージ動作しているプリチャー
ジ方式バス２へ出力され、そのデータをプロセッサメイ
ンバス９を介してＡＬＵ１０（図２参照）が用いる。
作について説明する。データメモリ１からの通常のデー
タは、マルチプレクサ制御信号８の制御によりマルチプ
レクサ回路５、バスドライブ回路６を経てプリチャージ
制御信号７によりプリチャージ動作しているプリチャー
ジ方式バス２へ出力され、そのデータをプロセッサメイ
ンバス９を介してＡＬＵ１０（図２参照）が用いる。
【００１３】データメモリ１空間のデータをブロックフ
ローティングする場合には、まず、最低１回のバスプリ
チャージを行った後、バスプリチャージ制御信号７によ
りプリチャージ回路３を介してプリチャージ方式バス２
のプリチャージ動作を行わないようにするとともに、マ
ルチプレクサ制御信号８によりマルチプレクサ回路５
が、データメモリ１の出力データの１の補数体系絶対値
をとる絶対値回路４の出力を選択して出力するようにす
る。その後、データメモリ１からブロックフローティン
グしたいデータを順に出力する。これによりプリチャー
ジ方式バス２は負極性であり、バス自体のデータは反転
しているので、ブロックデータの１の補数絶対値の論理
和を得ることができる。この間、ＡＬＵ１０（図２参
照）は使用していないので、並列処理が可能となる。演
算結果（バスデータ）を待避させた後、プリチャージ制
御信号７とマルチプレクサ制御信号８によりプリチャー
ジ回路３と絶対値回路４を通常動作に戻し、データをプ
リチャージ方式バス２からプロセッサメインバス９（図
２参照）へ出力し、従来と同様にブロックデータの正規
化シフト数を検出し、シフトを行う。
ローティングする場合には、まず、最低１回のバスプリ
チャージを行った後、バスプリチャージ制御信号７によ
りプリチャージ回路３を介してプリチャージ方式バス２
のプリチャージ動作を行わないようにするとともに、マ
ルチプレクサ制御信号８によりマルチプレクサ回路５
が、データメモリ１の出力データの１の補数体系絶対値
をとる絶対値回路４の出力を選択して出力するようにす
る。その後、データメモリ１からブロックフローティン
グしたいデータを順に出力する。これによりプリチャー
ジ方式バス２は負極性であり、バス自体のデータは反転
しているので、ブロックデータの１の補数絶対値の論理
和を得ることができる。この間、ＡＬＵ１０（図２参
照）は使用していないので、並列処理が可能となる。演
算結果（バスデータ）を待避させた後、プリチャージ制
御信号７とマルチプレクサ制御信号８によりプリチャー
ジ回路３と絶対値回路４を通常動作に戻し、データをプ
リチャージ方式バス２からプロセッサメインバス９（図
２参照）へ出力し、従来と同様にブロックデータの正規
化シフト数を検出し、シフトを行う。
【００１４】このように本実施例によれば、１の補数絶
対値の論理和演算は、１データについて１メモリサイク
ル程度で可能であるので、上記従来例のようにＡＬＵで
演算を行う場合に比べて２倍以上の高速化を図ることが
できる。
対値の論理和演算は、１データについて１メモリサイク
ル程度で可能であるので、上記従来例のようにＡＬＵで
演算を行う場合に比べて２倍以上の高速化を図ることが
できる。
【００１５】
【発明の効果】以上説明したように本発明によれば、デ
ータメモリと、要求に応じ、プリチャージサイクルでプ
リチャージを行わないようにすることができる負極性の
プリチャージ方式バスと、上記データメモリの出力デー
タを要求に応じ、１の補数体系絶対値をとり、上記プリ
チャージ方式バスへ出力する絶対値回路とを備えること
により、ブロックフローティングを行うための１の補数
体系絶対値の論理和をＡＬＵを使用することなく、しか
も、データメモリの周辺の回路に簡単な回路を付加する
ことにより演算することができる。したがって、高速に
演算することができるとともに、ＡＬＵ演算の並列処理
を行うことができる。
ータメモリと、要求に応じ、プリチャージサイクルでプ
リチャージを行わないようにすることができる負極性の
プリチャージ方式バスと、上記データメモリの出力デー
タを要求に応じ、１の補数体系絶対値をとり、上記プリ
チャージ方式バスへ出力する絶対値回路とを備えること
により、ブロックフローティングを行うための１の補数
体系絶対値の論理和をＡＬＵを使用することなく、しか
も、データメモリの周辺の回路に簡単な回路を付加する
ことにより演算することができる。したがって、高速に
演算することができるとともに、ＡＬＵ演算の並列処理
を行うことができる。
【図１】本発明の一実施例における演算装置を示すブロ
ック図
ック図
【図２】従来のプロセッサを示す概略ブロック図
【図３】同プロセッサにおけるデータメモリ周辺のブロ
ック図
ック図
１ データメモリ ２ 負極性プリチャージ方式バス（メモリローカルバ
ス） ３ バスプリチャージ回路 ４ １の補数体系の絶対値回路 ５ マルチプレクサ回路 ６ バスドライブ回路 ７ バスプリチャージ制御信号 ８ マルチプレクサ制御信号
ス） ３ バスプリチャージ回路 ４ １の補数体系の絶対値回路 ５ マルチプレクサ回路 ６ バスドライブ回路 ７ バスプリチャージ制御信号 ８ マルチプレクサ制御信号
Claims (1)
- 【請求項１】 データメモリと、要求に応じ、プリチャ
ージサイクルでプリチャージを行わないようにすること
ができる負極性のプリチャージ方式バスと、上記データ
メモリの出力データを要求に応じ、１の補数体系絶対値
をとり、上記プリチャージ方式バスへ出力するための絶
対値回路とを備え、複数の所望メモリデータの１の補数
体系絶対値の論理和を得ることができるように構成され
た演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181173A JPH0736665A (ja) | 1993-07-22 | 1993-07-22 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181173A JPH0736665A (ja) | 1993-07-22 | 1993-07-22 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736665A true JPH0736665A (ja) | 1995-02-07 |
Family
ID=16096167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181173A Pending JPH0736665A (ja) | 1993-07-22 | 1993-07-22 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998058704A1 (fr) | 1997-06-25 | 1998-12-30 | Fujikura Ltd. | Feuille ignifuge, son procede d'elaboration et structure de protection contre le feu |
| EP1178396A1 (en) * | 2000-08-01 | 2002-02-06 | STMicroelectronics S.A. | Apparatus and method for the normalisation of data |
-
1993
- 1993-07-22 JP JP5181173A patent/JPH0736665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998058704A1 (fr) | 1997-06-25 | 1998-12-30 | Fujikura Ltd. | Feuille ignifuge, son procede d'elaboration et structure de protection contre le feu |
| EP1178396A1 (en) * | 2000-08-01 | 2002-02-06 | STMicroelectronics S.A. | Apparatus and method for the normalisation of data |
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