JP3189552B2 - 演算装置 - Google Patents
演算装置Info
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- JP3189552B2 JP3189552B2 JP01718894A JP1718894A JP3189552B2 JP 3189552 B2 JP3189552 B2 JP 3189552B2 JP 01718894 A JP01718894 A JP 01718894A JP 1718894 A JP1718894 A JP 1718894A JP 3189552 B2 JP3189552 B2 JP 3189552B2
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- normalized
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- data
- shift
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Description
【０００１】
【産業上の利用分野】本発明は、データのＭＳＢ（最上
位のビット）から任意のビット長を符号ビットとしてお
く正規化シフトを行うようにした演算装置に関する。
位のビット）から任意のビット長を符号ビットとしてお
く正規化シフトを行うようにした演算装置に関する。
【０００２】
【従来の技術】近年、ディジタル信号処理には、より高
度な技術が導入され、より高速度、より高度の処理を行
うことが演算装置に要求されている。このような処理の
中には、データのＭＳＢから任意のビット長を符号ビッ
トとしておき、後の演算においてオーバーフローに対し
て余裕を持たせるように正規化する動作を含むものがあ
る。
度な技術が導入され、より高速度、より高度の処理を行
うことが演算装置に要求されている。このような処理の
中には、データのＭＳＢから任意のビット長を符号ビッ
トとしておき、後の演算においてオーバーフローに対し
て余裕を持たせるように正規化する動作を含むものがあ
る。
【０００３】以下、従来の演算装置の一例について図面
を参照しながら説明する。図２は従来の演算装置を示す
ブロック図である。
を参照しながら説明する。図２は従来の演算装置を示す
ブロック図である。
【０００４】図２において、１０１はメモリからのデー
タ、若しくは命令により即値データが与えられる入力デ
ータバス、１０２は入力データバス１０１のデータを算
術、若しくは論理シフトするバレルシフタ、１０３はバ
レルシフタ１０２に正規化シフト数を与える正規化シフ
ト数ラッチ、１０４は入力データの正規化シフト数を検
出する正規化シフト数検出器、１０５はＡＬＵ（算術論
理演算回路）、１０６は出力データバスである。
タ、若しくは命令により即値データが与えられる入力デ
ータバス、１０２は入力データバス１０１のデータを算
術、若しくは論理シフトするバレルシフタ、１０３はバ
レルシフタ１０２に正規化シフト数を与える正規化シフ
ト数ラッチ、１０４は入力データの正規化シフト数を検
出する正規化シフト数検出器、１０５はＡＬＵ（算術論
理演算回路）、１０６は出力データバスである。
【０００５】以上の構成において、以下、その正規化動
作について説明する。まず、正規化しようとするデータ
が入力データバス１０１から正規化シフト数検出器１０
４に与えられ、正規化シフト数が検出される。検出され
た正規化シフト数は正規化シフト数ラッチ１０３に与え
られ、バレルシフタ１０２が正規化シフト数ラッチ１０
３の値を用いて、入力データバス１０１に与えられ、正
規化しようとするデータを正規化シフトし、ＡＬＵ１０
５に出力する。
作について説明する。まず、正規化しようとするデータ
が入力データバス１０１から正規化シフト数検出器１０
４に与えられ、正規化シフト数が検出される。検出され
た正規化シフト数は正規化シフト数ラッチ１０３に与え
られ、バレルシフタ１０２が正規化シフト数ラッチ１０
３の値を用いて、入力データバス１０１に与えられ、正
規化しようとするデータを正規化シフトし、ＡＬＵ１０
５に出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例の演算装置では、例えば、１６ビットの演算におい
て、１０００ｈのデータと１１００ｈのデータを正規化
して加算する場合、１０００ｈのデータを正規化すると
４０００ｈ、１１００ｈのデータを正規化すると４４０
０ｈになり、これらを加算すると８４００ｈとオーバー
フローとなる。これは符号ビットの隣に必ず意味のある
ビットが来るように正規化され、そのため、正規化後の
演算においてはオーバーフローに対する余裕を持つこと
ができないという問題を有していたからである。
来例の演算装置では、例えば、１６ビットの演算におい
て、１０００ｈのデータと１１００ｈのデータを正規化
して加算する場合、１０００ｈのデータを正規化すると
４０００ｈ、１１００ｈのデータを正規化すると４４０
０ｈになり、これらを加算すると８４００ｈとオーバー
フローとなる。これは符号ビットの隣に必ず意味のある
ビットが来るように正規化され、そのため、正規化後の
演算においてはオーバーフローに対する余裕を持つこと
ができないという問題を有していたからである。
【０００７】本発明は、上記従来の問題を解決するもの
であり、データのＭＳＢから任意のビット長Ｎビットを
符号ビットとする正規化シフト数を検出することがで
き、したがって、正規化後の演算におけるオーバーフロ
ーに対する余裕を持たせることができるようにした演算
装置を提供することを目的とするものである。
であり、データのＭＳＢから任意のビット長Ｎビットを
符号ビットとする正規化シフト数を検出することがで
き、したがって、正規化後の演算におけるオーバーフロ
ーに対する余裕を持たせることができるようにした演算
装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の技術的手段は、入力データが与えられる入力
データバスと、このバスのデータを算術、若しくは論理
シフトするバレルシフタと、このバレルシフタに正規化
シフト数を与える正規化シフト数ラッチと、上記入力デ
ータバスに与えられた正規化しようとするデータの左シ
フト、若しくは右シフトの正規化シフト数を検出し、上
記正規化シフト数ラッチに正規化シフト数をセットする
左右正規化シフト数検出器と、上記バレルシフタが正規
化しようとするデータを正規化シフトした結果のデータ
のＭＳＢから任意ビット長Ｎビットが符号ビットとなる
ように、上記左右正規化シフト数検出器を制御する正規
化ビット位置制御部と、この正規化ビット位置制御部に
与える上記Ｎの情報に対し、Ｎ−１の値が上記入力デー
タバスからセットされる正規化ビット位置ラッチとを備
えたものである。
の本発明の技術的手段は、入力データが与えられる入力
データバスと、このバスのデータを算術、若しくは論理
シフトするバレルシフタと、このバレルシフタに正規化
シフト数を与える正規化シフト数ラッチと、上記入力デ
ータバスに与えられた正規化しようとするデータの左シ
フト、若しくは右シフトの正規化シフト数を検出し、上
記正規化シフト数ラッチに正規化シフト数をセットする
左右正規化シフト数検出器と、上記バレルシフタが正規
化しようとするデータを正規化シフトした結果のデータ
のＭＳＢから任意ビット長Ｎビットが符号ビットとなる
ように、上記左右正規化シフト数検出器を制御する正規
化ビット位置制御部と、この正規化ビット位置制御部に
与える上記Ｎの情報に対し、Ｎ−１の値が上記入力デー
タバスからセットされる正規化ビット位置ラッチとを備
えたものである。
【０００９】
【作用】したがって、本発明によれば、データのＭＳＢ
から符号ビットにしておきたい正規化ビット位置を示す
数Ｎに対してＮ−１の値を入力データバスを介して正規
化ビット位置ラッチにセットする。左右正規化シフト数
検出器は入力データバスから与えられるデータから正規
化ビット位置制御部の制御により、正規化ビット位置ラ
ッチに保持されている値＋１の値のビット数分、データ
のＭＳＢから符号ビットとなるような左シフト、若しく
は右シフトとなる正規化シフト数を検出する。検出され
た正規化シフト数を正規化シフト数ラッチに与え、バレ
ルシフタが正規化シフト数ラッチの値を用いて入力デー
タバスに与えられる正規化しようとするデータを正規化
シフトし、ＡＬＵ５に出力する。このようにデータのＭ
ＳＢから任意ビット長Ｎビットを符号ビットとする正規
化シフト数を検出することができる。
から符号ビットにしておきたい正規化ビット位置を示す
数Ｎに対してＮ−１の値を入力データバスを介して正規
化ビット位置ラッチにセットする。左右正規化シフト数
検出器は入力データバスから与えられるデータから正規
化ビット位置制御部の制御により、正規化ビット位置ラ
ッチに保持されている値＋１の値のビット数分、データ
のＭＳＢから符号ビットとなるような左シフト、若しく
は右シフトとなる正規化シフト数を検出する。検出され
た正規化シフト数を正規化シフト数ラッチに与え、バレ
ルシフタが正規化シフト数ラッチの値を用いて入力デー
タバスに与えられる正規化しようとするデータを正規化
シフトし、ＡＬＵ５に出力する。このようにデータのＭ
ＳＢから任意ビット長Ｎビットを符号ビットとする正規
化シフト数を検出することができる。
【００１０】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の一実施例における演算装置
を示すブロック図である。図１において、１はメモリか
ら入力データ、若しくは命令による即値データが与えら
れる入力データバス、２は入力データバス１のデータを
算術、若しくは論理シフトするバレルシフタ、３はバレ
ルシフタ２に正規化シフト数を与える正規化シフト数ラ
ッチ、４は入力データの左シフト、若しくは右シフトの
正規化シフト数を検出する左右正規化シフト数検出器、
５はＡＬＵ（算術論理演算回路）、６は正規化ビット位
置制御部であり、左右正規化シフト数検出器４が正規化
しようとするデータのＭＳＢから任意ビット長Ｎビット
を符号ビットとしておく正規化シフト数を出力するよう
に制御する。７は正規化ビット位置ラッチであり、正規
化ビット位置制御部６に与えるための正規化しようとす
るデータのＭＳＢから任意ビット長Ｎビットを符号ビッ
トとしておくＮの情報に対し、Ｎ−１の値が入力データ
バス１からセットされる。８は出力データバスである。
を示すブロック図である。図１において、１はメモリか
ら入力データ、若しくは命令による即値データが与えら
れる入力データバス、２は入力データバス１のデータを
算術、若しくは論理シフトするバレルシフタ、３はバレ
ルシフタ２に正規化シフト数を与える正規化シフト数ラ
ッチ、４は入力データの左シフト、若しくは右シフトの
正規化シフト数を検出する左右正規化シフト数検出器、
５はＡＬＵ（算術論理演算回路）、６は正規化ビット位
置制御部であり、左右正規化シフト数検出器４が正規化
しようとするデータのＭＳＢから任意ビット長Ｎビット
を符号ビットとしておく正規化シフト数を出力するよう
に制御する。７は正規化ビット位置ラッチであり、正規
化ビット位置制御部６に与えるための正規化しようとす
るデータのＭＳＢから任意ビット長Ｎビットを符号ビッ
トとしておくＮの情報に対し、Ｎ−１の値が入力データ
バス１からセットされる。８は出力データバスである。
【００１２】以上の構成において、以下、その正規化動
作について説明する。まず、データのＭＳＢから符号ビ
ットにしておきたい数Ｎに対して正規化ビット位置を示
すＮ−１の値を入力データバス１を介して正規化ビット
位置ラッチ７にセットする。次に、正規化しようとする
データが入力データバス１から左右正規化シフト数検出
器４に与えられ、正規化シフト数が検出される。このと
き、正規化ビット位置制御部６により、正規化ビット位
置ラッチ７に保持されている値＋１の値のビット数分デ
ータのＭＳＢから符号ビットとなるような左シフト、若
しくは右シフトとなる正規化シフト数を検出する。
作について説明する。まず、データのＭＳＢから符号ビ
ットにしておきたい数Ｎに対して正規化ビット位置を示
すＮ−１の値を入力データバス１を介して正規化ビット
位置ラッチ７にセットする。次に、正規化しようとする
データが入力データバス１から左右正規化シフト数検出
器４に与えられ、正規化シフト数が検出される。このと
き、正規化ビット位置制御部６により、正規化ビット位
置ラッチ７に保持されている値＋１の値のビット数分デ
ータのＭＳＢから符号ビットとなるような左シフト、若
しくは右シフトとなる正規化シフト数を検出する。
【００１３】上記のような検出された正規化シフト数は
正規化シフト数ラッチ３に与えられ、バレルシフタ２が
正規化シフト数ラッチ３の値を用いて入力データバス１
に与えられる正規化しようとするデータを正規化シフト
し、ＡＬＵ５に出力する。
正規化シフト数ラッチ３に与えられ、バレルシフタ２が
正規化シフト数ラッチ３の値を用いて入力データバス１
に与えられる正規化しようとするデータを正規化シフト
し、ＡＬＵ５に出力する。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
データのＭＳＢから任意ビット長Ｎビットを符号ビット
とする正規化シフト数を検出することができ、したがっ
て、後の演算におけるオーバーフローに対する余裕を持
たせることができる。
データのＭＳＢから任意ビット長Ｎビットを符号ビット
とする正規化シフト数を検出することができ、したがっ
て、後の演算におけるオーバーフローに対する余裕を持
たせることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における演算装置を示すブロ
ック図
ック図
【図２】従来の演算装置を示すブロック図
１ 入力データバス ２ バレルシフタ ３ 正規化シフト数ラッチ ４ 左右正規化シフト数検出器 ５ ＡＬＵ ６ 正規化ビット位置制御部 ７ 正規化ビット位置ラッチ ８ 出力データバス
Claims (1)
- 【請求項１】 入力データが与えられる入力データバス
と、このバスのデータを算術、若しくは論理シフトする
バレルシフタと、このバレルシフタに正規化シフト数を
与える正規化シフト数ラッチと、上記入力データバスに
与えられた正規化しようとするデータの左シフト、若し
くは右シフトの正規化シフト数を検出し、上記正規化シ
フト数ラッチに正規化シフト数をセットする左右正規化
シフト数検出器と、上記バレルシフタが正規化しょうと
するデータを正規化シフトした結果のデータのＭＳＢか
ら任意ビット長Ｎビットが符号ビットとなるように、上
記左右正規化シフト数検出器を制御する正規化ビット位
置制御部と、この正規化ビット位置制御部に与える上記
Ｎの情報に対し、Ｎ−１の値が上記入力データバスから
セットされる正規化ビット位置ラッチとを備えた演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01718894A JP3189552B2 (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01718894A JP3189552B2 (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07225669A JPH07225669A (ja) | 1995-08-22 |
| JP3189552B2 true JP3189552B2 (ja) | 2001-07-16 |
Family
ID=11936972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01718894A Expired - Fee Related JP3189552B2 (ja) | 1994-02-14 | 1994-02-14 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189552B2 (ja) |
-
1994
- 1994-02-14 JP JP01718894A patent/JP3189552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07225669A (ja) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |