JPH0210426A - 浮動小数点変換回路 - Google Patents
浮動小数点変換回路Info
- Publication number
- JPH0210426A JPH0210426A JP63162084A JP16208488A JPH0210426A JP H0210426 A JPH0210426 A JP H0210426A JP 63162084 A JP63162084 A JP 63162084A JP 16208488 A JP16208488 A JP 16208488A JP H0210426 A JPH0210426 A JP H0210426A
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- JP
- Japan
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- circuit
- output
- register
- zeros
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 20
- 238000010606 normalization Methods 0.000 claims description 26
- 230000000295 complement effect Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 12
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮動小数点変換回路に関し、特に固定小数点形
式数値を浮動小数点形式数値に変換する浮動小数点変換
回路に関する。
式数値を浮動小数点形式数値に変換する浮動小数点変換
回路に関する。
従来、この種の固定小数点形式数値を浮動小数点形式数
値に変換する浮動小数点変換回路では、変換対象の固定
小数点形式数値を仮数部に置き、これにマイクロプログ
ラムによる絶対値化および正規化を行°い符号部および
指数部の作成を行う方法が使われていた。
値に変換する浮動小数点変換回路では、変換対象の固定
小数点形式数値を仮数部に置き、これにマイクロプログ
ラムによる絶対値化および正規化を行°い符号部および
指数部の作成を行う方法が使われていた。
上述した従来の浮動小数点変換回路では、仮数部の絶対
値化および正規化と符号部および指数部の作成とを行う
ときに、マイクロプログラムなどによる判断および制御
が必要であるので、実行速度が遅くなるという欠点があ
る。
値化および正規化と符号部および指数部の作成とを行う
ときに、マイクロプログラムなどによる判断および制御
が必要であるので、実行速度が遅くなるという欠点があ
る。
本発明の目的は、上述の点に鑑み、マイクロプログラム
などの外部からの制御を利用することなしに固定小数点
形式数値を浮動小数点形式数値に変換することができる
浮動小数点変換回路を提供することにある。
などの外部からの制御を利用することなしに固定小数点
形式数値を浮動小数点形式数値に変換することができる
浮動小数点変換回路を提供することにある。
本発明の浮動小数点変換回路は、固定小数点形式数値を
浮動小数点形式数値に変換する浮動小数点変換回路にお
いて、固定小数点形式の入力データの先頭から並ぶゼロ
の数を検出して指数部を作成する第１の論理回路と、こ
の第１の論理回路で検出されたゼロの数をもとに前記入
力データを正規化する第１の正規化回路と、前記入力デ
ータを２の補数化する２の補数化回路と、前記入力デー
タを２の補数化したときに先頭から並ぶゼロの数をあら
かじめ算出して指数部を作成する第２の論理回路と、前
記２の補数化回路の出力を前記第２の論理回路で算出し
たゼロの数をもとに正規化する第２の正規化回路と、前
記入力データがオールゼロ、正および負のいずれである
かを検出するオールゼロ検出回路と、このオールゼロ検
出回路での検出結果に応じて前記第１の論理回路で作成
された指数部と前記第１の正規化回路の出力、前記第２
の論理回路で作成された指数部と前記第２の正規化回路
の出力および浮動小数点形式のゼロの三者から１つを選
択するセレクタとを有する。
浮動小数点形式数値に変換する浮動小数点変換回路にお
いて、固定小数点形式の入力データの先頭から並ぶゼロ
の数を検出して指数部を作成する第１の論理回路と、こ
の第１の論理回路で検出されたゼロの数をもとに前記入
力データを正規化する第１の正規化回路と、前記入力デ
ータを２の補数化する２の補数化回路と、前記入力デー
タを２の補数化したときに先頭から並ぶゼロの数をあら
かじめ算出して指数部を作成する第２の論理回路と、前
記２の補数化回路の出力を前記第２の論理回路で算出し
たゼロの数をもとに正規化する第２の正規化回路と、前
記入力データがオールゼロ、正および負のいずれである
かを検出するオールゼロ検出回路と、このオールゼロ検
出回路での検出結果に応じて前記第１の論理回路で作成
された指数部と前記第１の正規化回路の出力、前記第２
の論理回路で作成された指数部と前記第２の正規化回路
の出力および浮動小数点形式のゼロの三者から１つを選
択するセレクタとを有する。
本発明の浮動小数点変換回路では、第１の論理回路が固
定小数点形式の入力データの先頭から並ぶゼロの数を検
出して指数部を作成し、第１の正規化回路が第１の論理
回路で検出されたゼロの数をもとに入力データを正規化
し、２の補数化回路が入力データを２の補数化し、第２
の論理回路が入力データを２の補数化したときに先頭か
ら並ぶゼロの数をあらかしめ算出して指数部を作成し、
第２の正規化回路が２の補数化回路の出力を第２の論理
回路で算出したゼロの数をもとに正規化し、オールゼロ
検出回路が入力データがオールゼロ正および負のいずれ
であるかを検出し、セレクタがオールゼロ検出回路での
検出結果に応じて第１の論理口１路で作成された指数部
と第１の正規化回路の出力、第２の論理回路で作成され
た指数部と第２の正規化回路の出力および浮動小数点形
式のゼロの三者から１つを選択する。
定小数点形式の入力データの先頭から並ぶゼロの数を検
出して指数部を作成し、第１の正規化回路が第１の論理
回路で検出されたゼロの数をもとに入力データを正規化
し、２の補数化回路が入力データを２の補数化し、第２
の論理回路が入力データを２の補数化したときに先頭か
ら並ぶゼロの数をあらかしめ算出して指数部を作成し、
第２の正規化回路が２の補数化回路の出力を第２の論理
回路で算出したゼロの数をもとに正規化し、オールゼロ
検出回路が入力データがオールゼロ正および負のいずれ
であるかを検出し、セレクタがオールゼロ検出回路での
検出結果に応じて第１の論理口１路で作成された指数部
と第１の正規化回路の出力、第２の論理回路で作成され
た指数部と第２の正規化回路の出力および浮動小数点形
式のゼロの三者から１つを選択する。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例の浮動小数点変換回路の構
成を示す回路ブロック図である。本実施例の浮動小数点
変換回路は、変換の対象となる固定小数点形式の入力デ
ータを保持するレジスタｌと、レジスタ１の出力のリー
ディングゼロの数をもとに正規北回ａｌｌを′ｙＩ御し
同時に指数部を作成する論理回路ＩＯと、論理回路工０
の制御を受けてレジスタ１の出力をシフトする正規化回
路（シフタ）１１と、レジスタｌの出力の２の補数を作
成する２の補数化回路１２と、レジスタ１の出力を２の
補数化したときのリーディングゼロの数を算出して同時
に指数部を作成する論理回路１３と、論理回路１３の制
御を受けて２の補数化回路１２の出力をシフトする正規
化回路（シフタ）１４と、レジスタ１の出力がオールゼ
ロであるか否かを検出してレジスタ１の出力の先頭ビッ
トがＯか１かの情報と合わせてセレクタ２０およびセレ
クタ２１を制御する信号を出力するオールゼロ検出回路
１５と、オールゼロ検出回路１５の制御により論理回路
ｌＯで作成された指数部の値、論理回路１３で作成され
た指数部の値およびゼロを浮動小数点形式で表したとき
の指数部の値の三者から１つを選択する指数部用のセレ
クタ２０と、オールゼロ検出回路１５の制御により正規
化回路１１の出力、正規化回路１４の出力およびゼロを
浮動小数点形式で表したときの仮数部の値の三者から１
つを選択する仮数部用のセレクタ２Ｉと、レジスタ１の
先頭ビットの値をセントする符号部レジスタ２２と、セ
レクタ２０の出力をセットする指数部レジスタ２３と、
セレクタ２１の出力をセントする仮数部レジスタ２４と
から構成されている。
成を示す回路ブロック図である。本実施例の浮動小数点
変換回路は、変換の対象となる固定小数点形式の入力デ
ータを保持するレジスタｌと、レジスタ１の出力のリー
ディングゼロの数をもとに正規北回ａｌｌを′ｙＩ御し
同時に指数部を作成する論理回路ＩＯと、論理回路工０
の制御を受けてレジスタ１の出力をシフトする正規化回
路（シフタ）１１と、レジスタｌの出力の２の補数を作
成する２の補数化回路１２と、レジスタ１の出力を２の
補数化したときのリーディングゼロの数を算出して同時
に指数部を作成する論理回路１３と、論理回路１３の制
御を受けて２の補数化回路１２の出力をシフトする正規
化回路（シフタ）１４と、レジスタ１の出力がオールゼ
ロであるか否かを検出してレジスタ１の出力の先頭ビッ
トがＯか１かの情報と合わせてセレクタ２０およびセレ
クタ２１を制御する信号を出力するオールゼロ検出回路
１５と、オールゼロ検出回路１５の制御により論理回路
ｌＯで作成された指数部の値、論理回路１３で作成され
た指数部の値およびゼロを浮動小数点形式で表したとき
の指数部の値の三者から１つを選択する指数部用のセレ
クタ２０と、オールゼロ検出回路１５の制御により正規
化回路１１の出力、正規化回路１４の出力およびゼロを
浮動小数点形式で表したときの仮数部の値の三者から１
つを選択する仮数部用のセレクタ２Ｉと、レジスタ１の
先頭ビットの値をセントする符号部レジスタ２２と、セ
レクタ２０の出力をセットする指数部レジスタ２３と、
セレクタ２１の出力をセントする仮数部レジスタ２４と
から構成されている。
なお、第１図中において、符号３０〜３３は、データ信
号線をそれぞれ示す。
号線をそれぞれ示す。
次に、このように構成された本実施例の浮動小数点変換
回路の動作について説明する。
回路の動作について説明する。
まず、変換の対象となる固定小数点形式の入力データが
データ信号線３０を介して外部から入力されてレジスタ
１にセントされる。
データ信号線３０を介して外部から入力されてレジスタ
１にセントされる。
レジスタ１の先頭ビットの値は、符号部レジスタ２２に
セットされる。
セットされる。
レジスタ１の出力は、論理回路１０に送られて、リーデ
ィングゼロの敗の検出と、これをもとにした指数部の作
成とが行われる。また、レジスタ１の出力は、正規化回
路１１にも送られており、論理回路１０が検出したリー
ディングゼロの数をもとに論理回路１０により正規化回
路１１が制御されて正規化が行われる。
ィングゼロの敗の検出と、これをもとにした指数部の作
成とが行われる。また、レジスタ１の出力は、正規化回
路１１にも送られており、論理回路１０が検出したリー
ディングゼロの数をもとに論理回路１０により正規化回
路１１が制御されて正規化が行われる。
さらに、レジスタ１の出力は、論理回路１３にも送られ
ており、論理回路１３は、レジスタ１の出力からこれを
２の補数化したときのリーディングゼロの数を算出し、
同時にこれをもとにして指数部の作成を行う。さらにま
た、レジスタ１の出力は、２の補数化回路１２により２
の補数化され、しかる後に論理回路１３が算出したリー
ディングゼロの数をもとに論理回路１３の制御を受けた
正規化回路１４により正規化される。
ており、論理回路１３は、レジスタ１の出力からこれを
２の補数化したときのリーディングゼロの数を算出し、
同時にこれをもとにして指数部の作成を行う。さらにま
た、レジスタ１の出力は、２の補数化回路１２により２
の補数化され、しかる後に論理回路１３が算出したリー
ディングゼロの数をもとに論理回路１３の制御を受けた
正規化回路１４により正規化される。
オールゼロ検出回路１５は、レジスタ１の出力がオール
ゼロであるか、正の数であるか、負の数であるかを検出
し、結果をセレクタ２０およびセレクタ２１に送る。
ゼロであるか、正の数であるか、負の数であるかを検出
し、結果をセレクタ２０およびセレクタ２１に送る。
セレクタ２０は、レジスタ１の出力が正ならば論理回路
１０が作成した指数部の値を、負ならば論理回路１３が
作成した指数部の値を、オールゼロならばゼロを浮動小
数点形式で表したときの指数部の値を選択し、指数部レ
ジスタ２３に出力する。
１０が作成した指数部の値を、負ならば論理回路１３が
作成した指数部の値を、オールゼロならばゼロを浮動小
数点形式で表したときの指数部の値を選択し、指数部レ
ジスタ２３に出力する。
セレクタ２１は、同様に、レジスタｌの出力が正ならば
正規化回路１１の出力を、負ならば正規化回路１４の出
力を、オールゼロならばゼロを浮動小数点形式で表した
ときの仮数部の値を選択し、仮数部レジスタ２４に出力
する。
正規化回路１１の出力を、負ならば正規化回路１４の出
力を、オールゼロならばゼロを浮動小数点形式で表した
ときの仮数部の値を選択し、仮数部レジスタ２４に出力
する。
指数部レジスタ２３はセレクタ２０の出力を、仮数部レ
ジスタ２４はセレクタ２１の出力をそれぞれセントする
。
ジスタ２４はセレクタ２１の出力をそれぞれセントする
。
以上のようにして、レジスタｌにセットされていた固定
小数点形式の入力データは、符号部レジスタ２２にセッ
トされた符号部、指数部レジスタ２３にセットされた指
数部および仮数部レジスタ２４にセットされた仮数部か
らなる浮動小数点形式のデータに変換され、データ信号
線３１．３２および３３を介して外部に出力される。
小数点形式の入力データは、符号部レジスタ２２にセッ
トされた符号部、指数部レジスタ２３にセットされた指
数部および仮数部レジスタ２４にセットされた仮数部か
らなる浮動小数点形式のデータに変換され、データ信号
線３１．３２および３３を介して外部に出力される。
以上説明したように本発明は、固定小数点形式数値に対
してそれが正の数であると仮定した浮動小数点変換およ
び負の数であると仮定した浮動小数点変換の両方を行っ
ておき、これにゼロを浮動小数点形式で表したものを併
せた三者から適切なものを選ぶという方法により、浮動
小数点変換を高速で行うことができるという効果がある
。
してそれが正の数であると仮定した浮動小数点変換およ
び負の数であると仮定した浮動小数点変換の両方を行っ
ておき、これにゼロを浮動小数点形式で表したものを併
せた三者から適切なものを選ぶという方法により、浮動
小数点変換を高速で行うことができるという効果がある
。
また、マイクロプログラムなどの外部からの制御を全く
受けないため、外部とのインタフェースを筒便に済ませ
ることができるという効果もある。
受けないため、外部とのインタフェースを筒便に済ませ
ることができるという効果もある。
第１図は本発明の一実施例の浮動小数点変換回路の構成
を示す回路ブロック図である。 図において、 １・・・レジスタ、 １０・・・論理回路、 １１・・・正規化回路、 １２・・・２の補数化回路、 １３・・・論理回路、 １４・・・正規化回路、 １５・・・オールゼロ検出回路、 ２０・・・セレクタ、 ２１・・・セレクタ、 ２２・・・符号部レジスタ、 ２３・・・指数部レジスタ、 ２４・・・仮数部レジスタ、 ３０〜３４・データ信号線である。
を示す回路ブロック図である。 図において、 １・・・レジスタ、 １０・・・論理回路、 １１・・・正規化回路、 １２・・・２の補数化回路、 １３・・・論理回路、 １４・・・正規化回路、 １５・・・オールゼロ検出回路、 ２０・・・セレクタ、 ２１・・・セレクタ、 ２２・・・符号部レジスタ、 ２３・・・指数部レジスタ、 ２４・・・仮数部レジスタ、 ３０〜３４・データ信号線である。
Claims (1)
- 【特許請求の範囲】 固定小数点形式数値を浮動小数点形式数値に変換する浮
動小数点変換回路において、 固定小数点形式の入力データの先頭から並ぶゼロの数を
検出して指数部を作成する第１の論理回路と、 この第１の論理回路で検出されたゼロの数をもとに前記
入力データを正規化する第１の正規化回路と、 前記入力データを２の補数化する２の補数化回路と、 前記入力データを２の補数化したときに先頭から並ぶゼ
ロの数をあらかじめ算出して指数部を作成する第２の論
理回路と、 前記２の補数化回路の出力を前記第２の論理回路で算出
したゼロの数をもとに正規化する第２の正規化回路と、 前記入力データがオールゼロ、正および負のいずれであ
るかを検出するオールゼロ検出回路と、このオールゼロ
検出回路での検出結果に応じて前記第１の論理回路で作
成された指数部と前記第１の正規化回路の出力、前記第
２の論理回路で作成された指数部と前記第２の正規化回
路の出力および浮動小数点形式のゼロの三者から１つを
選択するセレクタと を有することを特徴とする浮動小数点変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162084A JPH0210426A (ja) | 1988-06-28 | 1988-06-28 | 浮動小数点変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162084A JPH0210426A (ja) | 1988-06-28 | 1988-06-28 | 浮動小数点変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210426A true JPH0210426A (ja) | 1990-01-16 |
Family
ID=15747781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162084A Pending JPH0210426A (ja) | 1988-06-28 | 1988-06-28 | 浮動小数点変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324270A (ja) * | 1991-09-25 | 1993-12-07 | Matsushita Electric Ind Co Ltd | 浮動小数点数のためのフォーマット変換方法及びその装置 |
-
1988
- 1988-06-28 JP JP63162084A patent/JPH0210426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324270A (ja) * | 1991-09-25 | 1993-12-07 | Matsushita Electric Ind Co Ltd | 浮動小数点数のためのフォーマット変換方法及びその装置 |
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