JPH04124724A - １０進演算回路 - Google Patents
１０進演算回路Info
- Publication number
- JPH04124724A JPH04124724A JP2245515A JP24551590A JPH04124724A JP H04124724 A JPH04124724 A JP H04124724A JP 2245515 A JP2245515 A JP 2245515A JP 24551590 A JP24551590 A JP 24551590A JP H04124724 A JPH04124724 A JP H04124724A
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- JP
- Japan
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- decimal
- data
- bits
- output
- selector
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- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１０進演算回路、特に、パック形式１０進デー
タとアンパック形式１０進データとの混合演算を自動的
に行う１０進演算回路に関する。
タとアンパック形式１０進データとの混合演算を自動的
に行う１０進演算回路に関する。
従来この種の１０進演算回路は、被演算データ及び演算
データを８ビットごとに分割して出力する選択手段と、
１０進加減算及び論理演算が可能な８ビットの１０進Ａ
ＬＵと、選択手段の制御及び１０進ＡＬＵの演算モード
の設定を行う制御回路とから構成されており被演算デー
タ及び演算データ、演算結果はすべてパック形式のデー
タとなっていた。
データを８ビットごとに分割して出力する選択手段と、
１０進加減算及び論理演算が可能な８ビットの１０進Ａ
ＬＵと、選択手段の制御及び１０進ＡＬＵの演算モード
の設定を行う制御回路とから構成されており被演算デー
タ及び演算データ、演算結果はすべてパック形式のデー
タとなっていた。
上述した従来の１０進演算回路は、被演算データ及び演
算データ、演算結果はすべてパック形式のデータとなっ
ているので、アンパック形式のデータとの演算を行う場
合にはあらかじめソフトウェアあるいはファームウェア
でアンパック形式のデータをパック形式のデータに変換
する必要があり、また演算結果もパック形式のためアン
パック形式で演算結果を格納する場合、逆にアンパック
形式のデータに変換する必要があった。そのためアンパ
ック形式のデータ同志あるいはアンパック形式のデータ
とパック形式のデータとの演算を行う場合パック形式の
データ同志の演算に比べて性能が非常に低下するという
欠点がある。またソフトウェアあるいはファームウェア
の負担が増加するという欠点もある。
算データ、演算結果はすべてパック形式のデータとなっ
ているので、アンパック形式のデータとの演算を行う場
合にはあらかじめソフトウェアあるいはファームウェア
でアンパック形式のデータをパック形式のデータに変換
する必要があり、また演算結果もパック形式のためアン
パック形式で演算結果を格納する場合、逆にアンパック
形式のデータに変換する必要があった。そのためアンパ
ック形式のデータ同志あるいはアンパック形式のデータ
とパック形式のデータとの演算を行う場合パック形式の
データ同志の演算に比べて性能が非常に低下するという
欠点がある。またソフトウェアあるいはファームウェア
の負担が増加するという欠点もある。
〔課題を解決するための手段〕
本発明の１０進演算回路は、４ビットを１桁とするパン
ク形式の１０進データと８ビットを１桁とし上位４ビッ
トに特定の値を入れ下位４ビー／ トに数値を入れてい
るアンパック形式の１０進データとが被演算データ又は
演算データとして組合せて演算を行う１０進演算装置に
おいて、被演算データを８ビットごとに分割して出力す
る第１の選択手段と、演算データを８ビットごとに分割
して出力する第２の選択手段と、前記第２の選択手段の
出力の上位４ビットと下位４ビットを入れ替え可能な第
３の選択手段と、１０進加減算及び論理演算が可能であ
り、かつ４ビットごとに演算モードを変更可能な８ビッ
トの１０進ＡＬＵと、前記１０進ＡＬＵの下位４ビット
の出力を保持するレジスタと、前記１０進ＡＬ’Ｕの上
位４ビ・ソトを特定の値に変更して出力可能な第４の選
択手段と、前記１０進ＡＬＵの下位４ビットと前記レジ
スタとの値を切替えて出力する第５の選択手段と、被演
算データ及び演算データのデータ形式情報を入力し、前
記各選択手段の制御及び前記１０進ＡＬＵの演算モード
の設定と前記第４の選択手段並びに前記第５の選択手段
から出力する演算結果の有効指示を出力する制御回路と
を含んで構成される。
ク形式の１０進データと８ビットを１桁とし上位４ビッ
トに特定の値を入れ下位４ビー／ トに数値を入れてい
るアンパック形式の１０進データとが被演算データ又は
演算データとして組合せて演算を行う１０進演算装置に
おいて、被演算データを８ビットごとに分割して出力す
る第１の選択手段と、演算データを８ビットごとに分割
して出力する第２の選択手段と、前記第２の選択手段の
出力の上位４ビットと下位４ビットを入れ替え可能な第
３の選択手段と、１０進加減算及び論理演算が可能であ
り、かつ４ビットごとに演算モードを変更可能な８ビッ
トの１０進ＡＬＵと、前記１０進ＡＬＵの下位４ビット
の出力を保持するレジスタと、前記１０進ＡＬ’Ｕの上
位４ビ・ソトを特定の値に変更して出力可能な第４の選
択手段と、前記１０進ＡＬＵの下位４ビットと前記レジ
スタとの値を切替えて出力する第５の選択手段と、被演
算データ及び演算データのデータ形式情報を入力し、前
記各選択手段の制御及び前記１０進ＡＬＵの演算モード
の設定と前記第４の選択手段並びに前記第５の選択手段
から出力する演算結果の有効指示を出力する制御回路と
を含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において１は演算データを８ビットごとに分割し
て出力するセレクタ、２は演算データを８ビットごとに
分割して出力するセレクタ、３はセレクタ２の出力の上
位４ビットと下位４ビ、、トを入れ替えることのできる
セレクタ、４及び５は４ビットの１０進ＡＬＵ、８は１
０進ＡＬＵ５の出力を保持するレジスタ、７は１０進Ａ
ＬＵ４の出力と特定値２４を切替えて演算結果の上位４
ビットを出力するセレクタ、８は１０進ＡＬＵ５の出力
とレジスタ６の出力とを切替えて演算結果の下位４ビッ
トを出力するセレクタ、９は各セレクタ及び各１０進Ａ
ＬＵの制御信号を作成する制御回路、１０は被演算デー
タ、１１は演算データ、１２及び１３は演算結果、２０
は被演算データ及び演算データのデータ形式情報、２１
は各セレクタの制御信号、２２は１０進ＡＬＵ４及び５
の演算モード信号、２３は演算結果１２及び１３が有効
なデータであることを示す出力有効指示、２４はアンパ
ック形式データ中上位４ビットに入力される特定値、３
０及び３１はセレクタ１の出力信号、３２及び３３はセ
レクタ２の出力信号、３４及び３５はセレクタ３の出力
信号、３６は１０進ＡＬＵ４の出力信号、３７は１０進
ＡＬＵ５の出力信号、３８はレジスタｅの出力信号、３
９及び４０は１０進ＡＬＵ５及び４のキャリイ信号であ
る。
て出力するセレクタ、２は演算データを８ビットごとに
分割して出力するセレクタ、３はセレクタ２の出力の上
位４ビットと下位４ビ、、トを入れ替えることのできる
セレクタ、４及び５は４ビットの１０進ＡＬＵ、８は１
０進ＡＬＵ５の出力を保持するレジスタ、７は１０進Ａ
ＬＵ４の出力と特定値２４を切替えて演算結果の上位４
ビットを出力するセレクタ、８は１０進ＡＬＵ５の出力
とレジスタ６の出力とを切替えて演算結果の下位４ビッ
トを出力するセレクタ、９は各セレクタ及び各１０進Ａ
ＬＵの制御信号を作成する制御回路、１０は被演算デー
タ、１１は演算データ、１２及び１３は演算結果、２０
は被演算データ及び演算データのデータ形式情報、２１
は各セレクタの制御信号、２２は１０進ＡＬＵ４及び５
の演算モード信号、２３は演算結果１２及び１３が有効
なデータであることを示す出力有効指示、２４はアンパ
ック形式データ中上位４ビットに入力される特定値、３
０及び３１はセレクタ１の出力信号、３２及び３３はセ
レクタ２の出力信号、３４及び３５はセレクタ３の出力
信号、３６は１０進ＡＬＵ４の出力信号、３７は１０進
ＡＬＵ５の出力信号、３８はレジスタｅの出力信号、３
９及び４０は１０進ＡＬＵ５及び４のキャリイ信号であ
る。
第１図に示す１０進演算回路に入力される被演算データ
と演算データとのデータ形式の組合せは４通り存在する
。それぞれの場合について動作を説明する。
と演算データとのデータ形式の組合せは４通り存在する
。それぞれの場合について動作を説明する。
第１に被演算データと演算データともパック形式のデー
タの場合、制御回路９はデータ形式情報２０のデコード
により以下の動作を指示する。
タの場合、制御回路９はデータ形式情報２０のデコード
により以下の動作を指示する。
セレクタ３はセレクタ２の出力をそのまま出力し、１０
進ＡＬＵ４及び５は１０進演算を行い、セレクタ７は１
０進ＡＬＵ４の出力３６をまたセレクタ８は１０進ＡＬ
Ｕ５の出力３７をそのまま出力する。
進ＡＬＵ４及び５は１０進演算を行い、セレクタ７は１
０進ＡＬＵ４の出力３６をまたセレクタ８は１０進ＡＬ
Ｕ５の出力３７をそのまま出力する。
そして出力有効指示２３と共にパック形式２桁の１０進
演算結果がデータ線１２及び１３から出力される。同時
に制御回路９はセレクタ１及びセレクタ２に対して次の
入力データを出力するよう指示する。この繰り返しによ
って１０進演算が行われる。
演算結果がデータ線１２及び１３から出力される。同時
に制御回路９はセレクタ１及びセレクタ２に対して次の
入力データを出力するよう指示する。この繰り返しによ
って１０進演算が行われる。
第２に被演算データがアンパック形式で演算データがパ
ック形式の場合、制御回路９はデータ形式情報２０のデ
コードにより以下の動作を指示する。
ック形式の場合、制御回路９はデータ形式情報２０のデ
コードにより以下の動作を指示する。
まず最初にセレクタ３はセレクタ２の出力をそのまま出
力し、１０進ＡＬＵ５は１０進演算を行い、１０進ＡＬ
Ｕ４は１０進演算を行わすキャリイ信号４０としてキャ
リイ信号３９がそのまま出力される演算モードになり、
セレクタ７は特定値２４を出力し、セレクタ８は１０進
ＡＬＵ５の出力３７を出力する。
力し、１０進ＡＬＵ５は１０進演算を行い、１０進ＡＬ
Ｕ４は１０進演算を行わすキャリイ信号４０としてキャ
リイ信号３９がそのまま出力される演算モードになり、
セレクタ７は特定値２４を出力し、セレクタ８は１０進
ＡＬＵ５の出力３７を出力する。
そして出力有効指示２３・と共にアンパック形式の８ビ
ット１桁とパック形式データの下位４ビット１桁との１
０進演算結果がアンパック形式の８ビット１桁でデータ
線１２及び１３から出力される。同時に制御回路９はセ
レクタ１に対して次の入力データを出力するように指示
する。
ット１桁とパック形式データの下位４ビット１桁との１
０進演算結果がアンパック形式の８ビット１桁でデータ
線１２及び１３から出力される。同時に制御回路９はセ
レクタ１に対して次の入力データを出力するように指示
する。
たたしセレクタ２の出力の上位４ビットには未演算のパ
ック形式データ１桁が残っているのでセレクタ２の出力
は変化させない。
ック形式データ１桁が残っているのでセレクタ２の出力
は変化させない。
次に制御回路９は残りの処理をするために以下の動作を
指示する。セレクタ３はセレクタ２の出力の上位４ビッ
トと下位４ビットを入れ替え下位４ビットの出力信号３
５にはセレクタ２の上位の出力信号３２を出力させ、１
０進ＡＬＵ５のみ１０進演算を行い、セレクタ７は特定
値２４をまたセレクタ８は１０進ＡＬＵ５の出力３７を
出力する。
指示する。セレクタ３はセレクタ２の出力の上位４ビッ
トと下位４ビットを入れ替え下位４ビットの出力信号３
５にはセレクタ２の上位の出力信号３２を出力させ、１
０進ＡＬＵ５のみ１０進演算を行い、セレクタ７は特定
値２４をまたセレクタ８は１０進ＡＬＵ５の出力３７を
出力する。
そして出力有効指示２３と共に次のアンパック形式の８
ビット１桁と前回未処理のパック形式データの上位４ビ
ット１桁との１０進演算結果がアンパック形式の８ビッ
ト１桁でデータ線１２及び１３から出力される。
ビット１桁と前回未処理のパック形式データの上位４ビ
ット１桁との１０進演算結果がアンパック形式の８ビッ
ト１桁でデータ線１２及び１３から出力される。
同時に制御回路９はセレクタ１及びセレクタ２に対して
次の入力データを出力するように指示する。この第２の
場合以上のような２回の動作の繰り返しによって１０進
演算が行われる。
次の入力データを出力するように指示する。この第２の
場合以上のような２回の動作の繰り返しによって１０進
演算が行われる。
第３に被演算データがパック形式で演算データがアンパ
ック形式の場合、制御回路９はデータ形式情報２０のデ
コードにより以下の動作を指示する。
ック形式の場合、制御回路９はデータ形式情報２０のデ
コードにより以下の動作を指示する。
まず最初にセレクタ３はセレクタ２の出力をそのまま出
力し、１０進ＡＬＵ５は１０進演算を行い、１０進ＡＬ
Ｕ４は１０進演算を行わずキャリイ信号４０としてキャ
リイ信号３９がそのまま出力される演算モードになり、
レジスタ６は１０進ＡＬＵ５の出力３７を格納する。
力し、１０進ＡＬＵ５は１０進演算を行い、１０進ＡＬ
Ｕ４は１０進演算を行わずキャリイ信号４０としてキャ
リイ信号３９がそのまま出力される演算モードになり、
レジスタ６は１０進ＡＬＵ５の出力３７を格納する。
つまりパック形式データの下位４ビット１桁とアンパッ
ク形式の８ビット１桁との１０進演算結果がパック形式
で下位４ビット１桁分としてレジスタ６に格納される。
ク形式の８ビット１桁との１０進演算結果がパック形式
で下位４ビット１桁分としてレジスタ６に格納される。
この時出力有効指示２３は出力されずデータ線１２及び
１３は無効状態である。そして制御回路９はセレクタ２
に対して次の入力データを出力するように指示する。
１３は無効状態である。そして制御回路９はセレクタ２
に対して次の入力データを出力するように指示する。
たたしセレクタ１の出力の上位４ビットには未演算のバ
ンク形式データが残っているのでセレクタ１の出力は変
化させない。
ンク形式データが残っているのでセレクタ１の出力は変
化させない。
次に制御回路９は残りの処理をするために以下の動作を
指示する。セレクタ３はセレクタ２の出力の上位４ビッ
トと下位４ビットを入れ替え上位４ビｙ）の出力信号３
４にはセレクタ２の下位の出力信号３３を出力させ、１
０進ＡＬＵ４のみ１０進演算を行い、１０進ＡＬＵ５は
１０進演算を行わずキャリイ信号３９に１０進ＡＬＵ５
の大カキャリイをそのまま出力される演算モードになり
、セレクタ７は１０進ＡＬＵ４の出力３６を出力し、セ
レクタ８はレジスタ６の出力３８を出力する。
指示する。セレクタ３はセレクタ２の出力の上位４ビッ
トと下位４ビットを入れ替え上位４ビｙ）の出力信号３
４にはセレクタ２の下位の出力信号３３を出力させ、１
０進ＡＬＵ４のみ１０進演算を行い、１０進ＡＬＵ５は
１０進演算を行わずキャリイ信号３９に１０進ＡＬＵ５
の大カキャリイをそのまま出力される演算モードになり
、セレクタ７は１０進ＡＬＵ４の出力３６を出力し、セ
レクタ８はレジスタ６の出力３８を出力する。
そして出力有効指示２３と共に、前回レジスタ６に保持
していたパック形式の下位４ビット１桁の演算結果と今
回の残りパック形式上位４ビット工桁とアンパック形式
８ビット１桁との１０進演算結果とが合わさりパック形
式８ビット２桁でデータ線１２及び１３から出力される
。同時に制御回路９はセレクタ１及びセレクタ２に対し
て次の入力データを出力するように指示する。
していたパック形式の下位４ビット１桁の演算結果と今
回の残りパック形式上位４ビット工桁とアンパック形式
８ビット１桁との１０進演算結果とが合わさりパック形
式８ビット２桁でデータ線１２及び１３から出力される
。同時に制御回路９はセレクタ１及びセレクタ２に対し
て次の入力データを出力するように指示する。
この第３の場合も第２の場合と同じように以上のような
２回の動作の繰り返しによって１０進演算が行われる。
２回の動作の繰り返しによって１０進演算が行われる。
最後に被演算データと演算データともアンパック形式の
場合、制御回路９はデータ形式情報２０のデコードによ
り以下の動作を指示する。
場合、制御回路９はデータ形式情報２０のデコードによ
り以下の動作を指示する。
セレクタ３はセレクタ２の出力をそのまま出力し、１０
進ＡＬＵ５は１０進演算を行い、１０進ＡＬＵ４は工０
進演算を行わずキャリイ信号４０としてキャリイ信号３
９がそのまま出力される演算モードになり、セレクタ７
は特定値２４を出力し、セレクタ８は１０進ＡＬＵ５の
出力３７を出力する。
進ＡＬＵ５は１０進演算を行い、１０進ＡＬＵ４は工０
進演算を行わずキャリイ信号４０としてキャリイ信号３
９がそのまま出力される演算モードになり、セレクタ７
は特定値２４を出力し、セレクタ８は１０進ＡＬＵ５の
出力３７を出力する。
そして出力有効指示２３と共にアンパック形式１桁の１
０進演算結果がデータ線１２及び１３から出力される。
０進演算結果がデータ線１２及び１３から出力される。
同時に制御回路９はセレクタ１及びセレクタ２に対して
次の入力データを出力するように指示する。この繰り返
しによって１０進演算が行われる。
次の入力データを出力するように指示する。この繰り返
しによって１０進演算が行われる。
以上説明したように本発明は、１０進演算回路内で入力
されるパック形式あるいはアンパック形式のデータを変
換し演算を行った後パック形式あるいはアンパック形式
のデータで出力することを自動的に行うことにより、ア
ンパック形式とパック形式との混合演算の高速化と１０
進演算命令を実行するソフトウェアあるいはファームウ
ェアの負担を低減できるという効果がある。
されるパック形式あるいはアンパック形式のデータを変
換し演算を行った後パック形式あるいはアンパック形式
のデータで出力することを自動的に行うことにより、ア
ンパック形式とパック形式との混合演算の高速化と１０
進演算命令を実行するソフトウェアあるいはファームウ
ェアの負担を低減できるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
１〜３・・・セレクタ、４〜５・・・１０進ＡＬＵ、６
・・・レジスタ、７〜８・・・セレクタ、９・・・制御
回路、１０・・・被演算データ、１１・・・演算データ
、１２〜１３・・・演算結果、２ｏ・・・データ形式情
報、２１〜２２・・・制御信号、２３・・・出方有効指
示、２４・・・特定値、３０〜３８・・・データ線、３
９〜４ｏ・・・キャリイ信号。
・・・レジスタ、７〜８・・・セレクタ、９・・・制御
回路、１０・・・被演算データ、１１・・・演算データ
、１２〜１３・・・演算結果、２ｏ・・・データ形式情
報、２１〜２２・・・制御信号、２３・・・出方有効指
示、２４・・・特定値、３０〜３８・・・データ線、３
９〜４ｏ・・・キャリイ信号。
Claims (1)
- ４ビットを１桁とするパック形式の１０進データと８ビ
ットを１桁とし上位４ビットに特定の値を入れ下位４ビ
ットに数値を入れているアンパック形式の１０進データ
とが被演算データ又は演算データとして組合せて演算を
行う１０進演算装置において、被演算データを８ビット
ごとに分割して出力する第１の選択手段と、演算データ
を８ビットごとに分割して出力する第２の選択手段と、
前記第２の選択手段の出力の上位４ビットと下位４ビッ
トを入れ替え可能な第３の選択手段と、１０進加減算及
び論理演算が可能であり、かつ４ビットごとに演算モー
ドを変更可能な８ビットの１０進ＡＬＵと、前記１０進
ＡＬＵの下位４ビットの出力を保持するレジスタと、前
記１０進ＡＬＵの上位４ビットを特定の値に変更して出
力可能な第４の選択手段と、前記１０進ＡＬＵの下位４
ビットと前記レジスタとの値を切替えて出力する第５の
選択手段と、被演算データ及び演算データのデータ形式
情報を入力し、前記各選択手段の制御及び前記１０進Ａ
ＬＵの演算モードの設定と前記第４の選択手段並びに前
記第５の選択手段から出力する演算結果の有効指示を出
力する制御回路とを含むことを特徴とする１０進演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245515A JPH04124724A (ja) | 1990-09-14 | 1990-09-14 | １０進演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245515A JPH04124724A (ja) | 1990-09-14 | 1990-09-14 | １０進演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04124724A true JPH04124724A (ja) | 1992-04-24 |
Family
ID=17134830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245515A Pending JPH04124724A (ja) | 1990-09-14 | 1990-09-14 | １０進演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04124724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8587458B2 (en) | 2011-12-07 | 2013-11-19 | International Business Machines Corporation | Unpacking a variable number of data bits |
-
1990
- 1990-09-14 JP JP2245515A patent/JPH04124724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8587458B2 (en) | 2011-12-07 | 2013-11-19 | International Business Machines Corporation | Unpacking a variable number of data bits |
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