JPH03149656A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、計算機の＃！回路、特にデジタル信号処理プ
ロセッサ（以下ＤＳＰと略す、）で多く用いられる、複
数のデータ格納用メモリを備えた演算回路に関するもの
である。

従来の技術 以下、２１１１のデータ格納用メモリと２系統のデータ
バスを備えた演算回路の従来例について説明する。第２
図は従来の演算回路のブロック図である。第２図におい
て、１．２は１ワードｎビットのデータ格納用メモリー
３．４はそれぞれメモり１．２に接続されたｎビットの
データバスである。

５はマルチプレクサであり、５１、５２のｎビット入力
の一方を選択して５３のｎビット出力を出力し、５４、
５５のｎビット入力の一方を選択して５６のｎビット出
力を出力する。６．７は２×ｎビットのラッチであり、
６１、７１は上位ｎビットの入力、６２゜７２は下位ｎ
ビットの入力である。８はラッチ６゜７の２×ｎビット
出力の６３．７３を入力する２×ｎビットの算術論理演
算ユニット（以下ＡＬＵと略す、）である９はＡＬＵ８
の２×ｎビット出力を格納するレジスタであり、９１は
上位ｎビットの出力、９２は下位ｎビットの出力である
。この９１、９２のｎビット出力はマルチプレクサ５の
５１、５４のｎビット人力に接続される。また、マルチ
プレクサ５の５２．５５のｎビット入力はデータバス３
から入力され、ラッチ７の７１、７２のｎビット入力は
データバス４から入力される。

以上のように梢成された演算回路について演算方法を４
通りに分類して説明する。

第１の演算法はメモり１とメモり２のデータ間のｎビッ
ト演算である。まずラッチ６の上位ｎビット入力の６１
には、データバス３とマルチプレクサ５を介してメモり
１のデータを入力し、ラッチ６の下位ｎビット入力の６
２を全てＯ”に設定する。次にラッチ７の上位ｎビット
入力の７１にはデータバス４を介してメモり２のデータ
を入力し、ラッチ７の下位ｎビットも全てθ″に設定す
る。

このラッチ６とラッチ７のデータに対してＡＬＵ８で演
算を行うと、ＡＬＵ８の出力の上位ｎビット出力の９１
が演算結果となる。

第２の演算法はメモりｌとメモり２のデータ間の２×ｎ
ビット演算である。この方法では演算を２サイクルに分
けて行う、まずｌサイクル目でメモりＩのデータをラッ
チ６の上位ｎビ・ｙト入力の６１に入力し、メモり２の
データをラッチ７の上位ｎビット入力の７１に入力する
。次に２サイクル目でメモり１のデータをラッチ６の下
位ｎビット入力の６２に入力し、メモり２のデータをラ
ッチ７の下位ｎビット入力の７２に入力する。このよう
にしてラッチ６、ラッチ７に２×ｎビットのデータを揃
え、ＡＬＵ８で演算を行う。

第３の演算法はレジスタ９とメモり２のデータ間のｎビ
ット演算である。ラッチ６の上位ｎビット入力の６１に
はレジスタ９の上位ｎビット出力の９１を入力し、下位
ｎビットを全て０”に設定する。また、ラッチ７の上位
ｎビット入力の７１にはメモり２のデータを入力し、下
位ｎビット入力の７２を全てＯ”に設定する。第１の演
算法と同様にＡＬＵ８の出力の上位ｎビットが演算結果
となる。

第４の演算法はレジスタ９とメモり２のデータ間の２×
ｎビット演算である。この方法では演算を２サイクルに
分けて行う、まず１サイクル目でメモり２のデータをラ
ッチ７の上位ｎビット入力の７１に入力する。次に２サ
イクル口でレジスタ９の２×ｎビットをラッチ６の上位
ｎビ・ｙト入力の６１と下位ｎビット入力の６２に入力
し、メモり２のデータをラッチ７の下位ｎビット入力の
７２に入力する。ここでラッチ６−ラブチアの２×ｎビ
・フトデータに対してＡＬＵ８で演算を行う。

発明が解決しようとする課題 しかしながら、上記従来の方法では第４の演算方法でラ
ッチ６には２×ｎビｙ）データを１サイクルで転送でき
るのに対し、ラッチ７には２サイクルを費さないと２×
ｎビットデータが転送できないため、結果として演算に
２サイクルを要するという問題があった。ＤＳＰではメ
モリとレジスタ間の演算を頻繁に用いるため、前記問題
はＤＳＰの処理速度に大きな影響を与えることになる。

本発明は上記従来の問題を解決するもので、１サイクル
でメモリとレジスタ間の２×ｎビット演算のできる演算
回路を提供することを目的とするものである。

課題を解決するための手段 この問題を解決するために本発明の演算回路は、ＡＬＵ
の第２の２×ｎ人力ラッチの下位ｎビット（または上位
ｎビット）にデータを転送するための手段を備えたもの
で、第１および第２のメモリのデータを選択するマルチ
プレクサを設け、ＡＬＵの第１の２×ｎ入力にＡＬＵの
演算結果を格納したレジスタのデータを、また第２の２
×ｎ入力の上位または下位ｎビットに第２のメモリのデ
ータを、下位または上位ｎビットにマルチプレクサのデ
ータをそれぞれ同じタイミングで与えて２×ｎビットの
演算を行うように梢成したものである。

作用 この構成によって、第１のＡＬＵ入力ラッチにＡＬＵ出
力レジスタの２×ｎビットデータを転送し、第２のＡＬ
Ｕ入力ラッチの上位ｎビット（または下位ｎビット）に
第２のメモリのデータを転送し、下位ｎビット（または
上位ｎビット）にマルチプレクサを通して第１のメモリ
のデータを転送することによって１サイクルで２×ｎビ
ットの演算をすることができる。

実線例 以下、本発明の一実施例について、図面を見ながら説明
する。

第１図は本発明の一実施例における演算回路のブロック
図を示す、第１図において、１．２は１ワードｎビット
のデータ格納用メモり、３．４はデータバス、５はマル
チプレクサ、６．７はラッチ、８はＡＬＵ、９はレジス
タであり、これらは従来例の構成と同じである。１Ｇは
マルチプレクサであり、１０１と１０２のデータバス４
とデータバス３からのｎビット入力の一方を選択して１
０３のｎビットを出力し、ラッチ７の７２の下位ｎビッ
ト入力とする。

以上のように楕成された本実施例の演算回路について、
以下その動作を説明する。

まず、演算の方法を従来例と同様に４通りに分類すると
、第１、第２、第３の演算法では従来例と全く同じ動作
を行う、しかし、第４の演算法では動作が異なっている
。第４の演算法では、ラッチ６にレジスタ９の２×ｎビ
ットデータを人力し、さらに、ラッチ７の上位ｎビット
入力の７１にメモり２のデータを入力し、ラッチ７の下
位ｎビット入力の１２にマルチプレクサ１Ｇによってメ
モり１のデータを選択して入力し、演算を行う、ただし
、ラッチ７に入力すべきデータの上位ｎビットをメモり
２に、下位ｎビットをメモり１にあらかじめ格納してお
く必要がある。

発明の効果　　− 以上のように本発明によれば、従来２サイクルを要して
いたレジスタとメモり間の２×ｎビット演算を１サイク
ルで実現できる上、従来の回路からの変更も非常に少く
済ませることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における演算回路のブロック
図、第２図は従来の演算回路のブロック図である。 １．２・−・メモり、３．４・・・データバス、５・・
￥マルチプレクサ、６．７・・・ラッチ、８・・・ＡＬ
Ｕ　（算術論理演算ユニット）、９・・・レジスタ、１
０・・・マルチプレクサ。 代理人　　森　　本　　義　　弘 第１図 メモリ　　　　メモリ ト＋−Ｎ−［− ８ｐ−ＡＬＬＩ　（１〕何１宵１！！；ｔｉｌ＊ユニ、
、ト）１０−−・マルナアしりす

Claims (1)

【特許請求の範囲】
1. １、ｎビットのデータ語長を持つ第１および第２のデー
   タ格納用メモリと、第１の２×ｎビット入力と第２の２
   ×ｎビット入力の間で演算を行う算術論理演算ユニット
   と、前記算術論理演算ユニットの演算結果を格納する２
   ×ｎビットのレジスタと、前記第１のメモリのデータと
   第２のメモリのデータを選択するマルチプレクサと、前
   記算術論理演算ユニットの第１の２×ｎ入力に前記レジ
   スタのデータを入力するためにラッチする第１の入力ラ
   ッチと、前記算術論理演算ユニットの第２の２×ｎ入力
   に上位または下位ｎビットとして前記第２のメモリのデ
   ータを入力し、かつ下位または上位ｎビットとして前記
   マルチプレクサの出力を入力するためにラッチする第２
   の入力ラッチを備え、前記算術論理演算ユニットの第１
   の２×ｎ入力として前記レジスタのデータを、また、第
   ２の２×ｎ入力として第２のメモリのデータと前記マル
   チプレクサのデータをそれぞれ同じタイミングで与えて
   ２×ｎビットの演算を行うように構成した演算回路。