JPH01284920A - データ処理装置用実行ユニット - Google Patents
データ処理装置用実行ユニットInfo
- Publication number
- JPH01284920A JPH01284920A JP63115219A JP11521988A JPH01284920A JP H01284920 A JPH01284920 A JP H01284920A JP 63115219 A JP63115219 A JP 63115219A JP 11521988 A JP11521988 A JP 11521988A JP H01284920 A JPH01284920 A JP H01284920A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は、マイクロプロセッサ等のデータ処理装置内部
に於ける、実行ユニットの基本的バス構造に関する。 〔従来の技術１ マイクロプロセッサの実行ユニットのバス構造は、マイ
クロプロセッサの扱うデータ幅の拡大とともに大きくな
りつつあるが、８／１６ビツトまでは、内部バス構造の
簡略化手法等により、演算能力あるいはアドレッシング
モードを犠牲にしてもチップ面積をおさえる工夫がされ
てきた。 ３２ビツト以上のマイクロプロセッサでは、半導体製造
技術の進展に伴い、素子、配線の大規模集積が可能とな
ってきた。また、処理能力の強化、リニアアドレス空間
の拡大等の要求により。 ３２ビット−４８ビット−６４ビツトとマイクロプロセ
ッサの規模は拡大する一方である。データ及びアドレス
幅の巧妙な拡大方法は、モトローラ社の米国特許第４２
９６４６９号、１９８１年１０月２０日に於けるような
、アドレス及びデータの高位ワードを同一空間に配置す
る方法があった。 ［発明が解決しようとする課題］ しかし、半導体プロセス技術の進歩はマイクロプロセッ
サ等の大規模集積回路に対して、従来の設計及び評価方
法では１つの集積回路に数十人年の時間では行えない程
の規模に達している。すなわち、システム規模拡大によ
って、ハードウェア設計負荷が指数的に拡大するため、
マイクロプログラム制御方式等の設計手法が採用されて
いるが、制御対象である実行ユニットの構造も更に簡易
化して、設計負荷を軽減すると伴に、処理能力を高める
必要がある。 本発明は、これらの視点から、基本ユニットを単純に接
続することにより、より、データ及びアドレス幅の大き
いデータ処理装置を実現するための実行ユニットの構成
方法を示すものである。 ［課題を解決するための手段］ 第１図は本発明のデータ処理装置用実行ユニットの構成
を示す説明図である。 第１図に示す様に、本発明のデータ処理装置用実行ユニ
ットは、 第１の２ポート記憶装置：１と、 第１の２ポート記憶装置の第１の入出力ポートに結合さ
れた、第１のバス：４と、第１の２ポート記憶装置の第
２の入出力ポートに結合された、第２のバス＝５と、 第２の２ポート記憶装置：２と、 第２の２ポート記憶装置の第１の入出力ポートに結合さ
れた、第３のバス：６と、第２の２ポート記憶装置の第
２の入出力ポートに結合された、第４のバスニアと、 第５のバス：１０と、第５のバスと第１のバス間のデー
タ転送を行うための第１のスイッチ＝１２と、第５のバ
スと第２のバスの間のデータ転送を行うための、第２の
スイッチ：１３と、第５のバスと第３のバスの間のデー
タ転送を行うための第３のスイッチ＝１４と、第５のバ
スと第４のバスの間のデータ転送を行うための第４のス
イッチ：１５から、構成されている。 第２の構成は、第１の構成に、第６のバス：１１と、第
６のバスと第１のバスの間のデータの転送を行う第５の
スイッチ：１６と、第６のバスと第２のバスの間のデー
タ転送を行うための第６のスイッチ＝１７と、第６のバ
スと第３のバス間のデータ転送を行うための第７のスイ
ッチ：１８と、第６のバスと第４のバスの間のデータ転
送を行うための第８のスイッチ：１９を、付加した構成
である。 第３の構成は、第２で示した構成によるユニットを、第
５のバスと第６のバスを共通バスとして、複数縦続接続
したユニットから構成される。 〔実 施 例］ 第２図は、本発明のデータ処理装置用実行ユニットを適
用した、データ処理装置のブロック図である。 この構成は、既知のマイクロプログラミング方式のマイ
クロプロセッサの構成であり、説明は省略するが、■は
命令レジスタで、２は命令デユーダ、４はマイクロアド
レス選択回路である。５はマイクロコントロールストア
で、命令デユーダからの出力と伴に、実行ユニット：３
を制御する。 この実行ユニットの内部構成を、第３図に示す。１〜４
は、それぞれ、ローカルバスに対して、２つの入出力ポ
ートを有する記憶装置であり、各記憶装置は１６ビツト
の幅をもち、それぞれ８個のレジスタを備えている。５
〜８は演算装置であり、それぞれ、２個づつのローカル
バスにデータの取り込みが可能である。出力は９〜１２
の特殊レジスタファイルに取り込まれる。この特殊レジ
スタファイルは、外部アドレスバス、外部データバスと
のデータの入出力や、データ処理装置のワーキングレジ
スフ、２進数と１０進数の変換等の処理を行う、３７．
３８の共通バスは、１３〜２０のローカルバス間のデー
タ転送を可能にするためのものであり、各ローカルバス
とは、スイッチ：２１〜３６を介して接続されている。 実行ユニットは、Ａ−Ｄの４つに分けて考えられる０本
実施例では、アドレス３２ビツト、データ３２ビツトの
データ処理装置であるが、４個の各ユニットは、全て１
６ビツト幅の記憶装置、演算装置、特殊レジスフファイ
ル、２本のローカルバス、及びバススイッチから構成さ
れている。 Ａのユニットは、データの低位１６ビツトを処理し、Ｂ
のユニットは、データの高位１６ビツトを処理する。Ｃ
のユニットはアドレスの低位１６ビツトを、Ｄのユニッ
トは、アドレスの高位１６ビツトを処理する。このため
、５の演算装置から、６の演算装置には、桁上げ等の信
号が直接入力できるように構成されている。同様に、７
の演算装置から８の演算装置にも、桁上げ等の信号が直
接入力でき、Ａ、Ｂ及びＣ，Ｄのユニットを用いて、３
２ビツトデータ及びアドレス演算が同時に行うことが可
能である。 外部データバスは、低位１６ビツトが、９の特殊レジス
タファイルの１つづつを用いて人力及び出力を行い、高
位１６ビツトは、ｌＯの特殊レジスタファイルの１つづ
つを用いて、入力及び出力を行う。 外部アドレスバスとのインターフェースは、低位１６ビ
ツトを１１の特殊レジスタファイルの１つを用いて行い
、高位１６ビツトは、１２の特殊レジスタファイルの１
つを用いて行う。 各ユニット中の２つのローカルバス間のデータ転送は、
特殊レジスタファイル中の１つを用いて行って°も良い
が、専用のバス、スイッチ：３７〜４０を設けることに
より、高速に行うことが可能である。 共通バス：３７．３８もデータ幅は１６ビツトであるが
、それぞれ高位又は低位のアドレス又はデータのうち、
任意のものを転送することができる。 ＡとＢのユニット、ＣとＤのユニットは、それぞれ、デ
ータ演算ユニット、アドレス演算ユニットと呼ぶことが
できるが、この２つを全く同じものを用いることにより
、設計及び評価に要する時間を大幅に削減できる。さら
に、データに対する演算とアドレスに対する演算を特に
意識しなくてもよい、直交性及び並列性にすぐれた、デ
ータ処理装置を実現することが、可能となる。 ［発明の効果］ 以上述べたように、本発明によれば、アドレス及びデー
タ幅の拡大に伴う、マイクロプロセッサの設計及び評価
に必要とされる時間を大きく削減することが可能である
。特に、マイクロプログラム制御方式を用いたマイクロ
プロセッサに対しての実行ユニットは汎用的なものとし
て、特殊レジスタファイル及びその制御信号のわずかな
修正のみで、各応用目的にそった、カスタムプロセッサ
を実現できる。
に於ける、実行ユニットの基本的バス構造に関する。 〔従来の技術１ マイクロプロセッサの実行ユニットのバス構造は、マイ
クロプロセッサの扱うデータ幅の拡大とともに大きくな
りつつあるが、８／１６ビツトまでは、内部バス構造の
簡略化手法等により、演算能力あるいはアドレッシング
モードを犠牲にしてもチップ面積をおさえる工夫がされ
てきた。 ３２ビツト以上のマイクロプロセッサでは、半導体製造
技術の進展に伴い、素子、配線の大規模集積が可能とな
ってきた。また、処理能力の強化、リニアアドレス空間
の拡大等の要求により。 ３２ビット−４８ビット−６４ビツトとマイクロプロセ
ッサの規模は拡大する一方である。データ及びアドレス
幅の巧妙な拡大方法は、モトローラ社の米国特許第４２
９６４６９号、１９８１年１０月２０日に於けるような
、アドレス及びデータの高位ワードを同一空間に配置す
る方法があった。 ［発明が解決しようとする課題］ しかし、半導体プロセス技術の進歩はマイクロプロセッ
サ等の大規模集積回路に対して、従来の設計及び評価方
法では１つの集積回路に数十人年の時間では行えない程
の規模に達している。すなわち、システム規模拡大によ
って、ハードウェア設計負荷が指数的に拡大するため、
マイクロプログラム制御方式等の設計手法が採用されて
いるが、制御対象である実行ユニットの構造も更に簡易
化して、設計負荷を軽減すると伴に、処理能力を高める
必要がある。 本発明は、これらの視点から、基本ユニットを単純に接
続することにより、より、データ及びアドレス幅の大き
いデータ処理装置を実現するための実行ユニットの構成
方法を示すものである。 ［課題を解決するための手段］ 第１図は本発明のデータ処理装置用実行ユニットの構成
を示す説明図である。 第１図に示す様に、本発明のデータ処理装置用実行ユニ
ットは、 第１の２ポート記憶装置：１と、 第１の２ポート記憶装置の第１の入出力ポートに結合さ
れた、第１のバス：４と、第１の２ポート記憶装置の第
２の入出力ポートに結合された、第２のバス＝５と、 第２の２ポート記憶装置：２と、 第２の２ポート記憶装置の第１の入出力ポートに結合さ
れた、第３のバス：６と、第２の２ポート記憶装置の第
２の入出力ポートに結合された、第４のバスニアと、 第５のバス：１０と、第５のバスと第１のバス間のデー
タ転送を行うための第１のスイッチ＝１２と、第５のバ
スと第２のバスの間のデータ転送を行うための、第２の
スイッチ：１３と、第５のバスと第３のバスの間のデー
タ転送を行うための第３のスイッチ＝１４と、第５のバ
スと第４のバスの間のデータ転送を行うための第４のス
イッチ：１５から、構成されている。 第２の構成は、第１の構成に、第６のバス：１１と、第
６のバスと第１のバスの間のデータの転送を行う第５の
スイッチ：１６と、第６のバスと第２のバスの間のデー
タ転送を行うための第６のスイッチ＝１７と、第６のバ
スと第３のバス間のデータ転送を行うための第７のスイ
ッチ：１８と、第６のバスと第４のバスの間のデータ転
送を行うための第８のスイッチ：１９を、付加した構成
である。 第３の構成は、第２で示した構成によるユニットを、第
５のバスと第６のバスを共通バスとして、複数縦続接続
したユニットから構成される。 〔実 施 例］ 第２図は、本発明のデータ処理装置用実行ユニットを適
用した、データ処理装置のブロック図である。 この構成は、既知のマイクロプログラミング方式のマイ
クロプロセッサの構成であり、説明は省略するが、■は
命令レジスタで、２は命令デユーダ、４はマイクロアド
レス選択回路である。５はマイクロコントロールストア
で、命令デユーダからの出力と伴に、実行ユニット：３
を制御する。 この実行ユニットの内部構成を、第３図に示す。１〜４
は、それぞれ、ローカルバスに対して、２つの入出力ポ
ートを有する記憶装置であり、各記憶装置は１６ビツト
の幅をもち、それぞれ８個のレジスタを備えている。５
〜８は演算装置であり、それぞれ、２個づつのローカル
バスにデータの取り込みが可能である。出力は９〜１２
の特殊レジスタファイルに取り込まれる。この特殊レジ
スタファイルは、外部アドレスバス、外部データバスと
のデータの入出力や、データ処理装置のワーキングレジ
スフ、２進数と１０進数の変換等の処理を行う、３７．
３８の共通バスは、１３〜２０のローカルバス間のデー
タ転送を可能にするためのものであり、各ローカルバス
とは、スイッチ：２１〜３６を介して接続されている。 実行ユニットは、Ａ−Ｄの４つに分けて考えられる０本
実施例では、アドレス３２ビツト、データ３２ビツトの
データ処理装置であるが、４個の各ユニットは、全て１
６ビツト幅の記憶装置、演算装置、特殊レジスフファイ
ル、２本のローカルバス、及びバススイッチから構成さ
れている。 Ａのユニットは、データの低位１６ビツトを処理し、Ｂ
のユニットは、データの高位１６ビツトを処理する。Ｃ
のユニットはアドレスの低位１６ビツトを、Ｄのユニッ
トは、アドレスの高位１６ビツトを処理する。このため
、５の演算装置から、６の演算装置には、桁上げ等の信
号が直接入力できるように構成されている。同様に、７
の演算装置から８の演算装置にも、桁上げ等の信号が直
接入力でき、Ａ、Ｂ及びＣ，Ｄのユニットを用いて、３
２ビツトデータ及びアドレス演算が同時に行うことが可
能である。 外部データバスは、低位１６ビツトが、９の特殊レジス
タファイルの１つづつを用いて人力及び出力を行い、高
位１６ビツトは、ｌＯの特殊レジスタファイルの１つづ
つを用いて、入力及び出力を行う。 外部アドレスバスとのインターフェースは、低位１６ビ
ツトを１１の特殊レジスタファイルの１つを用いて行い
、高位１６ビツトは、１２の特殊レジスタファイルの１
つを用いて行う。 各ユニット中の２つのローカルバス間のデータ転送は、
特殊レジスタファイル中の１つを用いて行って°も良い
が、専用のバス、スイッチ：３７〜４０を設けることに
より、高速に行うことが可能である。 共通バス：３７．３８もデータ幅は１６ビツトであるが
、それぞれ高位又は低位のアドレス又はデータのうち、
任意のものを転送することができる。 ＡとＢのユニット、ＣとＤのユニットは、それぞれ、デ
ータ演算ユニット、アドレス演算ユニットと呼ぶことが
できるが、この２つを全く同じものを用いることにより
、設計及び評価に要する時間を大幅に削減できる。さら
に、データに対する演算とアドレスに対する演算を特に
意識しなくてもよい、直交性及び並列性にすぐれた、デ
ータ処理装置を実現することが、可能となる。 ［発明の効果］ 以上述べたように、本発明によれば、アドレス及びデー
タ幅の拡大に伴う、マイクロプロセッサの設計及び評価
に必要とされる時間を大きく削減することが可能である
。特に、マイクロプログラム制御方式を用いたマイクロ
プロセッサに対しての実行ユニットは汎用的なものとし
て、特殊レジスタファイル及びその制御信号のわずかな
修正のみで、各応用目的にそった、カスタムプロセッサ
を実現できる。
第１図は、本発明のデータ処理装置用実行ユニットの構
成図。 第２図は、本発明のデータ処理装置用実行ユニットを適
用した、データ処理装置の構成図。 第３図は、第２図に示した実行ユニットの内部構成図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）＄ １図
成図。 第２図は、本発明のデータ処理装置用実行ユニットを適
用した、データ処理装置の構成図。 第３図は、第２図に示した実行ユニットの内部構成図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）＄ １図
Claims (3)
- （１）複数の記憶装置を有するデータ処理装置用実行ユ
ニットに於いて、 ａ）第１の２ポート記憶装置と、 ｂ）該第１の２ポート記憶装置の第１の入出力ポートに
結合された、第１のバスと、該第１の２ポート記憶装置
の第２の入出力ポートに結合された、第２のバスと、 ｃ）第２の２ポート記憶装置と、 ｄ）該第２の２ポート記憶装置の第１の入出力ポートに
結合された、第３のバスと、該第２の２ポート記憶装置
の第２の入出力ポートに結合された、第４のバスと、 ｅ）第５のバスと、該第５のバスと該第１のバスの間の
データ転送を行うための第１のスイッチと、該第５のバ
スと該第２のバスの間のデータ転送を行うための第２の
スイッチと、該第５のバスと該第３のバスの間のデータ
転送を行うための第３のスイッチと、該第５のバスと該
第４のバスの間のデータ転送を行うための第４のスイッ
チを備えることを特徴とする、データ処理装置用実行ユ
ニット。 - （２）請求項１記載のデータ処理装置用実行ユニットに
於いて、 ａ）第６のバスと、該第６のバスと該第１のバスの間の
データ転送を行うための第５のスイッチと、該第６のバ
スと該第２のバスの間のデータ転送を行うための第６の
スイッチと、該第６のバスと該第３のバスの間のデータ
転送を行うための第７のスイッチと、該第６のバスと該
第４のバスの間のデータ転送を行うための第８のスイッ
チを備えることを特徴とする、データ処理装置用実行ユ
ニット。 - （３）請求項１記載のデータ処理装置用実行ユニットに
於いて、 第５のバスと、第６のバスを、共通バスとして複数従続
接続した構成からなることを特徴とするデータ処理装置
用実行ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115219A JPH01284920A (ja) | 1988-05-11 | 1988-05-11 | データ処理装置用実行ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115219A JPH01284920A (ja) | 1988-05-11 | 1988-05-11 | データ処理装置用実行ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284920A true JPH01284920A (ja) | 1989-11-16 |
Family
ID=14657313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115219A Pending JPH01284920A (ja) | 1988-05-11 | 1988-05-11 | データ処理装置用実行ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284920A (ja) |
-
1988
- 1988-05-11 JP JP63115219A patent/JPH01284920A/ja active Pending
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