JPS6330647B2 - - Google Patents

Description

【発明の詳細な説明】

本発明の分野 本発明はプロセツサ／マイクロプロセツサ・シ
ステムにおいて、LSI化された基本ビルデイン
グ・ブロツクとして働くデータ・フロー・コンポ
ーネントに関するものである。 本発明の背景 システムを構成する場合、２以上のコンピユー
タ機能を有する汎用チツプが使用されることがあ
る。コンピユータ機能の代表的なものは演算論理
機能及び制御機能であるが、これらは同一の汎用
チツプによつて実現され得る。１つのチツプで実
現可能な機能の数は、チツプの集積密度が高い程
多くできる。また、チツプ製造の際にマスクを変
えるだけで所望の機能を得ることができる。しか
しながら、チツプに置ける端子の数には限りがあ
るから、結果として実現可能な機能も制限され
る。 そのため、CPU機能に関して「ビツト・スラ
イス」と呼ばれる実装方式が提案された。ビツ
ト・スライス方式は、例えばALUの機能を複数
の同一チツプで実現させるもので、各チツプはオ
ペランドの処理にあたつては同時に動作する。こ
れらのチツプは、処理されるマルチスライス・ワ
ードの予め選択された特定のスライスを各チツプ
に割当てるためのモード制御端子を有している。 ビツト・スライス方式で構成されたCPUは、
ALU機能の他に幾つかの機能を持つていなけれ
ばならないが、これらの機能は、ALUチツプと
同じくレジスタやマルチプレクサなどの多数の第
２レベル・コンポーネントを含むチツプにより実
現される。従つて、これらのチツプは、ビツト・
スライス方式のALUチツプとして設計されたチ
ツプに修正を加えたものでよい。ALU機能以外
の機能としては、例えばマイクロコード・メモリ
のアドレス指定がある。 本発明は上述のようなシステムのデータ・フロ
ー部を対象にしている。 本発明の要約 本発明のデータ・フロー・コンポーネント（以
下、DFCと略称する）は、データ・フローにお
けるチツプの位置に従つて該チツプを(1)最下位バ
イトとして、(2)最上位バイトとして、(3)中間バイ
トとして、又は(4)他のバイトに印加される信号と
は無関係に働くように、選択的に条件付けるスラ
イス機能制御入力を有する。更に、任意の１以上
のスライスをプログラム制御のもとに選択的に無
効化し且つ他の活動スライスをそれらの物理的な
位置には関係なく単一のデータ・フロー・ユニツ
トに組合わせる、桁上げバイパス論理による非活
動バイト・モードが使用される。あとで説明する
実施例は、「バイト・スライス」と呼ばれる８ビ
ツト構成になつているが、他のビツト構成、例え
ば「ニブル」と呼ばれる４ビツト又は16ビツト
（２バイト）であつてもよい。 ２以上のチツプを接続して、単一チツプのデー
タ・フロー幅を越えるオペランドを処理させるた
めの手段が設けられる。言い換えれば、より広い
データ・パスを形成するように幾つかのスライス
が組合わされ、そしてチツプ間の桁上げをうまく
処理するような相互接続が行なわれる。 本発明の別の特徴として、各スライス内部にお
ける桁上げ信号パスの論理制御がある。これは、
単一スライスを独立モードで動作させるか、又は
任意の幾つかのスライスを、活動スライス間の桁
上げ信号パスの途中にある非活動スライス（非活
動バイト）による妨害乃至は干渉なしに、選択さ
れたデータ・パスにおいて動作させる。 またあとで詳しく説明する絶対値への変換や修
正ブース・アルゴリズムのような極めて効率のよ
いアルゴリズムを実施するために、或るスライス
の機能が他のスライスの活動又は論理によつて左
右されるようにする符号化されたスライス間制御
線を設けることにより、効率のよいスライス間制
御が達成される。 本発明の他の興味ある特徴としては次のものが
ある。 (1) 並列ビツト入力端子の指定。 (2) 機能ユニツト（ALU、シフト回路など）又
はレジスタからデータを選択的に出力するため
の多重化。 (3) 少なくとも２つのレジスタの内容を演算ユニ
ツトへゲートすること。 (4) データがレジスタ間又はレジスタと演算ユニ
ツトとの間を転送されるときに行なわれる単一
ビツト及び二重ビツトのシフト。 以下で説明するDFCは、プロセツサ／マイク
ロプロセツサ・システムにおけるLSIビルデイン
グ・ブロツクとして設計され、(1)バイト・スライ
ス構成、(2)スライス機能制御、(3)選択的なスライ
ス動作のための桁上げ信号制御、及び(4)スライス
間制御によつて特徴付けられる。LSI技術の進歩
は、より少ない部品（バーツ）でシステムを構成
することを可能にしたが、汎用性ということを考
えると、このような部品の種類即ちパーツ・ナン
バーは少ない方が望ましい。しかしながら、現在
のLSI技術では、或る程度以上パーツ・ナンバー
を減らすことはできない。というのは、チツプ当
りのゲート数は限られており、また単一のチツプ
で実現される機能を複雑にすると、その分融通性
やパフオーマンスが下がるからである。 上述の制約は、単独で又は組合わせて使用され
る単一パーツ・ナンバーの高機能DFCを基本ビ
ルデイング・ブロツクとして設計することにより
除かれる。このようなDFCの組合わせを変えれ
ば、データ・フロー・パス、機能及びデータ幅が
変えられるから、種々の異なつたLSIプロセツサ
乃至はマイクロプロセツサを構成することができ
る。これに似たものとして、ビツト・スライス方
式のマイクロプロセツサがある。このようなビツ
ト・スライス・マイクロプロセツサのコンポーネ
ントのスライス幅は２ビツト及び４ビツトに限ら
れており、機能も比較的簡単なものであつた。 本発明に従うバイト・スライス方式のDFCは、
マイクロプロセツサや簡単なコントローラに使用
されるだけでなく、例えば64ビツトのデータ幅を
有する大型プロセツサのDFCとしても使用され
得る。更に本発明に従えば、多重バイト構成の
個々のバイトが制御可能であり、従つて単一のス
ライス又は任意の幾つかのスライスを外部論理の
制御のもとに他のスライスから独立して動作させ
ることができる。 本発明に従うバイト・スライスDFCの特徴を
要約すると次のようになる。 (1) スライス位置に応じた機能特性。即ち、スラ
イス論理の働きは、スライスが最上位位置、最
下位位置及び中間位置の何れにあるか、又は独
立スライスとして使用されているか否かに応じ
て異なる。 (2) 演算操作及びシフト操作に伴うスライス間の
桁上げを処理するための機構。各スライスは特
別の制御により選択的に有効化又は無効化さ
れ、これにより離れた位置にある任意のスライ
スを連結して所望のデータ・パスを得ることが
できる。 (3) 効率のよいスライス間通信。これは、例えば
或るスライスの活動が他のスライスからの条件
によつて左右されるような場合に必要である。 実施例の説明 本発明に従うバイト・スライスDFCの構成を
第１図に示す。図中の点線は主制御パスを表わ
す。このDFCは下記の構成要素を含んでいる。 (1) データ入力母線（DBI）１、８ビツト (2) データ出力母線（DBO）２、８ビツト (3) 命令(1)レジスタ３ (4) 命令母線４、10ビツト (5) スライス機能制御線５（活動、非活動などの
スライスの状況を示す符号化された制御線） (6) 両方向性の桁上げ母線（上位端）６、８ビツ
ト (7) 両方向性の桁上げ母線（下位端）７、８ビツ
ト (8) オペランド用のＡレジスタ８及びＢレジスタ
９、各８ビツト。 (9) Ｑレジスタ１０、８ビツト（乗算命令、除算
命令及び拡張シフト命令の際のオペランドＢの
拡張部分） (10) 状況（Ｓ）レジスタ１１、８ビツト (11) オペランドＢの事前シフトを行なう右シフト
回路１６を有するALU１２。 (12) 高速シフト回路１３（関連するレジスタ及び
制御論理を有する８ビツトの組合わせバレル・
シフト回路。単一のタイミング間隔で単一シフ
ト又は多重シフトが可能である。例えば1976年
２月に刊行されたIBM Technical Disclosure
Bulletinの2753〜2754頁に記載されているもの
でもよい。 (13) テスト／制御論理１７（命令に応じてテス
ト信号及び制御信号を供給する） (14) 桁上げバイパス母線１８（図示のスライス
が非活動バイト・モードのときに、隣接するス
ライス間の桁上げパスとして働き、両方向性の
切換え回路によつて両側の桁上げ母線６及び７
と選択的に接続される） 第１図にDFCによつて実現される機能は次の
通りである。 (1) すべての基本ALU機能（オア、アンド、排
他的オア、加算、減算など） (2) 除算ステツプ（各命令サイクルでは、引放し
除算アルゴリズムの１ステツプが実行される） (3) 乗算ステツプ（各命令サイクルでは、２の乗
算のための修正ブース・アルゴリズムの１ステ
ツプが実行される。乗数の各２ビツトにつき１
ステツプが必要である） (4) 標準シフト機能（高速シフト回路１３を用い
て１命令サイクル当り１ビツトから８ビツトま
での指定されたシフトを行なう） (5) Ｂ及びＱの拡張シフト（右又は左、論理又は
算術。Ｂレジスタ９のための多重化／シフト回
路１４及びＱレジスタ１０のための多重化／シ
フト回路１６は右シフト及び左シフトの両方を
実行するが、ALU１２のための右シフト回路
１６は右シフトだけを実行する。Ｂレジスタ９
及びＱレジスタ１０の右シフトは単一ビツト及
び二重ビツトの何れかである） (6) 単一ビツト・データ及び状況のテスト (7) 比較テスト（等しい、大きい又は小さい） (8) プログラマブル論理ゲート機能（データ・フ
ロー・スライスはプログラムで選択可能な入力
を有する単一のアンド・ゲート、オア・ゲー
ト、ナンド・ゲート又はノア・ゲートとして働
くように制御される。この型の組合わせ論理素
子及び論理関数は、1979年３月に刊行きれた
IBM Techncal Disclosure Bulletinの3916〜
3918頁に記載されている） (9) 絶対値、１の補数又は２の補数への変換 (10) ゼロ・テストを伴う増分及び減分 DFCを用いたシステムの構成例を第２Ａ図及
び第２Ｂ図に示す。第２Ａ図のシステムでは独立
型のDFC１９が使用され、その他にプロセツサ
制御ユニツト（PCU）２０、マイクロ命令を記
憶している制御メモリ２１、読出し／書込み
（Ｒ／Ｗ）メモリ２２並びにＩ／Ｏ装置２３及び
２４が含まれている。第２Ｂ図のシステムは第２
Ａ図のシステムよりも高級で、プロセツサ制御ユ
ニツト（PCU）２７は、制御メモリ２６からの
マイクロ命令に応じて、４つのDFC３０〜３３
を制御する。各DFC３０〜３３は、32ビツトの
Ｉ／Ｏチヤネル３４の最上位活動バイト（HB）、
中間活動バイト（CB）及び最下位活動バイト
（LB）及び最下位活動バイト（LB）を個々に処
理する。 これら２つのシステムの主たる相違点は、デー
タ幅、並びにプロセツサ制御ユニツトの論理及び
制御プログラムの複雑さにある。プロセツサ制御
ユニツトの設計及び使用されるDFCの数を変え
るだけで、種々のシステムを構成することができ
る。従つて、プロセツサ制御ユニツト及び制御プ
ログラムの専用設計における融通性と、汎用
DFCの経済性とを高いところで妥協させること
により、前述のLSIに関する制約が除かれる。市
販のマイクロプロセツサを使用する場合、技術的
な面からプロセツサの性能やデータ幅が制限され
るので、その応用範囲は限られているが、本発明
ではそのようなことはない。 第３図は、多重スライス構造におけるDFCの
設計例を示したもので、４つのDFCスライスＡ
〜Ｄが使用されている。各スライスは、複数のデ
ータ・レジスタと、個別の桁上げ端子（ｘ、ｙ）
を有する演算／シフト論理とを含む。使用される
母線及び制御線は次の通りである。 (1) 桁上げ母線４０−桁上げ情報を転送するのに
用いられるすべての線（単方向性及び両方向
性）を含む。 (2) 命令母線４１−符号化された命令又は指命を
すべてのスライスＡ〜Ｄへ同時に供給する。 (3) スライス機能制御線４２−各スライスにつき
少なくとも３本の制御線が別々に設けられ、対
応するスライスの働きが下記の何れにあたるか
を指定する。 NAB−非活動バイト LB−最下位活動バイト HB−最上位活動バイト CB−中間活動バイト（最上位活動バイトと最
下位活動バイトとの間にある） SAB−独立バイト (4) データ母線４３−入力用及び出力用があり、
各スライスは各データ母線の対応する８ビツト
を処理する。データ母線の幅はスライスの数に
よつて決まる。 (5) スライス間制御母線４４−制御に必要なスラ
イス間通信に使用され、また個々のスライスか
らプロセツサ制御ユニツトへテスト結果を送る
のにも使用される。母線４４の各線は、何れの
スライスによつても付勢及び感知され得るよう
に、スライス間で配線オア接続される。プロセ
ツサ制御ユニツトも各線の状態を感知し得る。
本実施例では、母線４４は次の53本の線から成
つている。 TRI−テスト結果標識 ETI−偶数テスト標識 ZTI−ゼロ・テスト標識 これらの線は、上の３つの標識を個々に転送す
る他に、３本一緒になつて符号化された制御情報
を転送するのにも使用される。上の標識とは別の
制御信号を個々に転送することも可能である。 第３図のスライスＡ〜Ｄが第２Ｂ図のDFC３
０〜３３に対応しているものとすると、第３図に
おいて、例えば特別のマイクロ命令に応答してプ
ロセツサ制御ユニツトがスライス機能制御信号を
変更するようにすると、種々の動作モードが可能
になる。例えば： (1) 全スライスの組合わせ動作。その場合、スラ
イスＡは最上位活動バイトHBを、スライスＢ
及びＣは中間活動バイトCBを、そしてスライ
スＤは最下位活動バイトLBを各々割当てられ
る。従つてスライスＡ〜Ｄは全体として32ビツ
トのオペランドを処理し、そして32ビツトの演
算結果を出力する。この演算結果は、内部レジ
スタ（A.B.Q、Ｓ）又は外部の装置へ送られ
る。 (2) 任意の選択されたスライスの独立動作。選択
されたスライスは、８ビツト・プロセツサのデ
ータ・フロー回路と同様にして単一バイトを処
理する。他のスライスからの桁上げ信号、制御
信号及び状況信号は無視される。 (3) 選択された複数（２又は３）のスライスの組
合わせ動作。例えば24ビツトのプロセツサの場
合、次のようなスライス選択が可能である。 スライスＡ−最上位活動バイト スライスＢ−中間活動バイト スライスＣ−最下位活動バイト スライスＤ−非活動バイト これは一例であつて、どのスライスにどのバイ
トを割当ててもよい。16ビツトのプロセツサの場
合は、任意の２つのスライスが最上位及び最下位
の活動バイト・スライスとして各々選択され、他
の２つのスライスは非活動バイト・スライスにな
る。２つ又は３つのスライスの組合わせは10種類
ある。 使用可能なスライスの総数よりも少ない数のス
ライスを活動スライスとして使用する場合には、
他のスライスは非活動バイト状態にあるように、
即ち活動スライス間の単なる伝送リンクとして働
くように制御されねばならない。非活動スライス
に入力された桁上げ信号は、内部の演算
（ALU）／シフト論理をバイパスしてそのまま出
力される。更に、非活動バイト状態においては、
内部レジスタの状態が変更されるのを避けるため
に、内部クロツク信号は滅勢され、また他のスラ
イスと共通に使用される制御線及び状況線への出
力も滅勢される。非活動スライスがシステムに及
ぼす影響は、桁上げ信号の伝播遅延だけである。 各スライスへ入力された桁上げ信号は、そのバ
イパス切換え論理の状態に応じて、そのまま出力
されるか、又は内部の演算／シフト論理へ送られ
る。第３図の例では、スライスＡ及びＢは非活動
バイト状態にあつて、桁上げ信号を右方向又は左
方向にそのまま通過させ、桁上げ信号を演算／シ
フト論理に受取るスライスＣ及びＤは各々最上位
活動バイト及び最下位活動バイトとして選択され
ている。桁上げ母線４０は何れの方向にも桁上げ
信号を転送し得るので、非活動スライスの切換え
論理も桁上げ信号を左から右（ｘからｙ）又は右
から左（ｙからｘ）へ通過させるように制御され
る。この制御は、非活動スライスを含むすべての
スライスへ供給される命令による。各スライスの
種々の内部レジスタのうち、命令レジスタだけは
非活動バイト状態においてもロード可能である。
非活動スライスの命令レジスタにも命令をロード
する目的は、活動スライス間における桁上げ信号
の転送方向乃至はシフト方向を指定することにあ
る。 独立バイト（SAB）スライスは、桁上げ母線
４０及びスライス間制御母線４４の信号とは無関
係に動作するように、スライス機能制御線４２に
よつて条件付けられる。独立バイト・スライス
は、テスト結果情報をプロセツサ制御ユニツトへ
送る場合にのみスライス間制御母線４４を使用す
る。同じ命令でデータの異なつたバイトを処理す
るように、２以上のスライスを独立バイト・スラ
イスとして同時に働かせることができるが、スラ
イス間制御母線４４のテスト結果標識（TRI）線
が任意のスライスによつて付勢されるようになつ
ていると、テスト結果信号の源を識別する際に問
題が生じる。非テスト型の命令の場合は、このよ
うな問題は生じない。従つて、２以上の独立バイ
ト・スライスが必要な場合には、各独立バイト・
スライスに別個のテスト線を接続した方がよい。 これまでは、スライス機能制御及び桁上げ信号
転送の問題について説明してきたが、最後に３番
目の問題即ちスライス間通信について説明する。
これは実際の命令を例にとつた方がわかり易いの
で、まずＡレジスタ８にある２の補数のオペラン
ドをその絶対値に変換して、結果をデータ出力母
線へ出力させる絶対値変換（ABS）命令につい
て説明する。変換結果が偶数又はゼロであれば、
Ｓレジスタ１１の偶数状況標識又はゼロ状況標識
がセツトされる。すべての活動スライスは同じ命
令を受取つて、オペランドの対応するバイトにつ
いてこの命令を実行するが、特定のスライスにお
ける実行条件又は実行結果が他のスライスの動作
によつて影響を受けることがある。例えばABS
命令においては： (1) 最上位活動バイト・スライスにあるオペラン
ドＡの符号ビツトは、各スライスでゼロに強制
されたオペランドＢからオペランドＡを減算す
ることによつてオペランドＡの符号を反転させ
る必要があるか否かを示す。この情報は、テス
ト結果標識（TRI）線を用いてすべてのスライ
スに伝えられる。 (2) 最下位活動バイト・スライスにおいて結果が
偶数か奇数かがテストされ、それにより、最上
位活動バイト・スライスにおいて対応する状況
標識がセツトされる。テスト結果は偶数テスト
標識（ETI）線を介して転送される。 (3) ゼロ・テスト標識（ZTI）線は、すべてのス
ライスにおけるゼロ・テストの結果を転送する
のに使用され、それに応じて最上位活動バイ
ト・スライスのゼロ状況標識が選択的にセツト
される。各スライスは、実行結果がゼロでない
場合に共通のゼロ・テスト標識線を付勢する。
これは、各スライスの非ゼロ結果のオア操作に
相当する。 上述の例では、テスト結果標識線は、制御情報
（符号ビツト）を伝えるのに使用されていたが、
ビツト・テスト、比較テスト、ゼロ・テスト付き
増分（又は減分）のようなテスト命令において
は、プロセツサ制御ユニツトへテスト結果の真偽
を知らせるのに使用される。その場合、何れかの
スライスもテスト結果に応じてテスト結果標識線
を選択的に付勢し得る。ゼロ・テストにおいて
は、各スライスの総合テスト結果がゼロ・テスト
標識線を介して最上位活動バイト・スライスへ送
られ、そこからテスト結果標識線へ出力される。 テスト結果標識線、偶数テスト標識線及びゼ
ロ・テスト標識線は、１以上のスライスで発生さ
れた符号化制御情報を他のスライスへ転送するの
にも使用される。この転送は、例えば修正ブー
ス・アルゴリズムを利用する乗算ステツプ命令の
実行時に行なわれる。この命令はＡレジスタ８に
ある被乗数及びＱレジスタ１０にある乗数を用い
て実行される。積は、一連の条件演算（加算又は
減算）及びシフト操作によりＢレジスタ９及びＱ
レジスタ１０に得られる。一連の同一乗算ステツ
プ命令の各々によつて実行される演算の型を決め
る条件は、最下位活動バイト・スライスにあるＱ
レジスタ１０の下位２ビツトQ6、Q7及び右シフ
ト時にＱレジスタ１０の下位拡張部として働く特
別の状況ビツトQ8によつて与えられる。各乗算
ステツプにおける全スライスの動作は下記の真理
表に従う。

【表】 Ｑレジスタ１０は、各ステツプの終りで２位置
だけ右シフトされ、左側の空になつた２つの上位
位置には、ALU１２の右シフト回路１６でシフ
トされたＢレジスタ９からの桁上げビツトが桁上
げ母線を介してロードされる。前述のように、上
記真理表中の変数Q6及びQ7は、最下位活動バイ
ト・スライスにある。しかしながら、すべての特
別状況情報をＳレジスタ１１の同じバイトに保持
していた方が都合がよいので、Q8は最上位活動
バイト・スライスにあるＳレジスタ１１の１ビツ
トに割当てられる。チツプ間の制御線は一般に両
方向性であるから、これにより問題が生じること
はない。Q6、Q7及びQ8の状態は各々テスト結果
標識線、偶数テスト標識線及びゼロ・テスト標識
線を介してすべてのスライスに知らされる。テス
ト結果標識線及び偶数テスト標識線は、最下位活
動バイト・スライスのQ6及びQ7に応じて各々選
択的に付勢され、ゼロ・テスト標識線は、最上位
活動バイト・スライスのＳレジスタ１１にある
Q8に応じて選択的に付勢される。Q6の状態を表
示するテスト結果標識線は、最上位活動バイト・
スライス中のQ8状況標識位置の入力へ単にゲー
トされるだけであり、これによりQ6からQ8への
シフトが行なわれる。これは、スライス間制御線
の使用によつてもたらされる融通性の一例であ
る。 除算ステツプ命令においても同様なスライス間
制御が実現される。各命令サイクルは、スライス
間制御線を次のようにして使用することにより、
引放し除算アルゴリズムの１ステツプを実行す
る。 各スライスは、先行ステツプの結果に応じて最
上位活動バイト・スライス中にセツトされた負標
識の状態に基き、各条件加算又は減算を実行す
る。負標識の状態は、テスト結果標識を介して伝
えられる。 最下位活動バイト・スライスのＱレジスタ１０
の最下位ビツトは、加算結果又は減算結果の符号
に従つてセツトされる。符号ビツトの状態は、最
上位活動バイト・スライスから偶数テスト標識線
を介して最下位活動バイト・スライスへ送られ
る。 以上のように、本発明に従えば、少数の線を設
けるだけで、種々の命令実行時におけるスライス
間制御を実現させることができる。

【図面の簡単な説明】

第１図は本発明に従うDFCのブロツク図、第
２Ａ図は独立型のDFCを１個用いたシステムの
ブロツク図、第２Ｂ図はDFCをバイト単位で４
個用いたシステムのブロツク図、第３図は多重ス
ライス構造における４個のDFCの相互接続の一
例を示すブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ データ処理システムにおいて所与のデータ単
   位を処理するデータ・フロー・コンポーネントに
   して、 指定された演算を実行する演算／シフト手段
   と、該演算／シフト手段のための桁上げ信号入出
   力手段と、当該データ・フロー・コンポーネント
   の活動／非活動状態を指定する機能制御手段と、
   該機能制御手段の指定に基いて外部から上記桁上
   げ信号入出力手段に受取つた桁上げ信号を上記演
   算／シフト手段へ送るか又はそのまま出力する切
   換え手段と、上記演算／シフト手段での演算に関
   するテスト／制御情報を当該データ・フロー・コ
   ンポーネントと外部制御装置又は他のデータ・フ
   ロー・コンポーネントとの間でやりとりするため
   のテスト／制御手段とを含む、データ処理システ
   ムのためのデータ・フロー・コンポーネント。