JPS62168260A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
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- JPS62168260A JPS62168260A JP61010499A JP1049986A JPS62168260A JP S62168260 A JPS62168260 A JP S62168260A JP 61010499 A JP61010499 A JP 61010499A JP 1049986 A JP1049986 A JP 1049986A JP S62168260 A JPS62168260 A JP S62168260A
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 4
- 230000006870 function Effects 0.000 abstract 1
- 230000015654 memory Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 101001130465 Homo sapiens Ras-related protein Ral-A Proteins 0.000 description 1
- 102100031424 Ras-related protein Ral-A Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は民生用、産業用機器を制御するためのワンチ
ップマイクロコンピュータ（：関するものである。
ップマイクロコンピュータ（：関するものである。
第２図１ｍ 従来のワンチップマイクロコンピュータの
構成を示す。＋１）はチップであり、この中Ｃ二記憶装
置（３）、処理装置（４）、入出力装置（６１が形成さ
れ、処理装置は情報母線（２）を通して記憶装置と入出
力装置Ｃ；対して情報の送受を行う。記憶装置は第３図
に示すように続出専用記憶装置（（７）、以下ＲＯＭと
称す）及び続出書込記憶装置（（８）、以下ＢＡＭと称
す）の２つから構成される。入出力装置は第４図（：示
すように情報を並列に入出力するパラレル入出カポ−）
（（９１、以下ＰＩＯと称す。）、情報を直列（二人
出力するシリアル入出力ポート（ＩｌＧ、以下ＳＩＯと
称す。）、アナログ信号をディジタル信号Ｃ：変換する
ためのアナログ・ディジタル変換器（αυ、以下ＡＤＣ
と称す。）、ディジタル信号をアナログ信号Ｃ：変換す
るためのディジタル・アナログ変換器（Ｑ３、以下ＤＡ
Ｃと称す。〕等から構成される。処理装置は、ＲＯＭ
ｌ：、書き込まれているプログラムに従ってＲＡＬＡ内
の情報や入出力装置からの情報を処理する。
構成を示す。＋１）はチップであり、この中Ｃ二記憶装
置（３）、処理装置（４）、入出力装置（６１が形成さ
れ、処理装置は情報母線（２）を通して記憶装置と入出
力装置Ｃ；対して情報の送受を行う。記憶装置は第３図
に示すように続出専用記憶装置（（７）、以下ＲＯＭと
称す）及び続出書込記憶装置（（８）、以下ＢＡＭと称
す）の２つから構成される。入出力装置は第４図（：示
すように情報を並列に入出力するパラレル入出カポ−）
（（９１、以下ＰＩＯと称す。）、情報を直列（二人
出力するシリアル入出力ポート（ＩｌＧ、以下ＳＩＯと
称す。）、アナログ信号をディジタル信号Ｃ：変換する
ためのアナログ・ディジタル変換器（αυ、以下ＡＤＣ
と称す。）、ディジタル信号をアナログ信号Ｃ：変換す
るためのディジタル・アナログ変換器（Ｑ３、以下ＤＡ
Ｃと称す。〕等から構成される。処理装置は、ＲＯＭ
ｌ：、書き込まれているプログラムに従ってＲＡＬＡ内
の情報や入出力装置からの情報を処理する。
従来のワンチップマイクロコンピュータは１つの処理装
置が全ての入出力装置の管理を行なわなければならず、
処理内容が複雑な場合、処理装置がある１つの入出力装
置の制御を行なっている間、他の入出力装置は遊休して
いなければならないこと、乗算・除算等の数値演算処理
はソフトウェアで行なっているため、処理速度が遅いと
いう問題点があった。
置が全ての入出力装置の管理を行なわなければならず、
処理内容が複雑な場合、処理装置がある１つの入出力装
置の制御を行なっている間、他の入出力装置は遊休して
いなければならないこと、乗算・除算等の数値演算処理
はソフトウェアで行なっているため、処理速度が遅いと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、個々の入出力装置が並行して作動出来るとと
もに数値演算処理を高速に行なえるワンチップマイクロ
コンピュータを得ることを目的とする。
たもので、個々の入出力装置が並行して作動出来るとと
もに数値演算処理を高速に行なえるワンチップマイクロ
コンピュータを得ることを目的とする。
この発明（二よるワンチップマイクロコンピュータは、
複数の処理装置を有し、１つの処理装置が１つのＲＯＭ
を有し入出力装置を分散して処理するとともに全ての処
理装置が１つのＲＡＭを有するようにし、少なくとも１
つの処理装置が数値演算のみを実行するよう！ニジたも
のである。
複数の処理装置を有し、１つの処理装置が１つのＲＯＭ
を有し入出力装置を分散して処理するとともに全ての処
理装置が１つのＲＡＭを有するようにし、少なくとも１
つの処理装置が数値演算のみを実行するよう！ニジたも
のである。
この発明に詔いては処理装置が複数個あることにより、
各処理装置が処理を分担して効率的（二行うことができ
る。
各処理装置が処理を分担して効率的（二行うことができ
る。
第１図はこの発明のブロック図である。第２図と同一番
号（添番号は除く）は同一のものを示す。
号（添番号は除く）は同一のものを示す。
第１図（−おいて、チップ上にはｎ個の処理装置（（４
−１）〜（４−ｎ） ） 、記憶装置（（３−１）〜（
３−ｎ））、入出力装置（（５−１）〜（５−ｎ） ）
、情報母線（（２−１）〜（２−ｎ） ） 、処理装
置相互の連絡を行うための処理装置制御線（＋６１ ）
が形成されている。各処理装置は記憶装置内の各ＲＯＭ
の内容（二従って、共有するＲＡＭや入出力装置（二対
して情報の処理を行なう。ＲＡＭを共有すること（二よ
り１つの処理装置が処理した情報を他の処理装置が用い
ることもできる。その際（−複数の処理装置が同じ情報
を得ようとすると誤った情報が情報母線に乗る可能性が
あるので各処理装置Ｃ：優先順位をつけ、その優先度を
処理装置制御線を通して制御すること【二より情報の誤
った伝達がおきないようにする。
−１）〜（４−ｎ） ） 、記憶装置（（３−１）〜（
３−ｎ））、入出力装置（（５−１）〜（５−ｎ） ）
、情報母線（（２−１）〜（２−ｎ） ） 、処理装
置相互の連絡を行うための処理装置制御線（＋６１ ）
が形成されている。各処理装置は記憶装置内の各ＲＯＭ
の内容（二従って、共有するＲＡＭや入出力装置（二対
して情報の処理を行なう。ＲＡＭを共有すること（二よ
り１つの処理装置が処理した情報を他の処理装置が用い
ることもできる。その際（−複数の処理装置が同じ情報
を得ようとすると誤った情報が情報母線に乗る可能性が
あるので各処理装置Ｃ：優先順位をつけ、その優先度を
処理装置制御線を通して制御すること【二より情報の誤
った伝達がおきないようにする。
次（：数値演算の動作について述べる。処理装置の優先
順位は１が最優先とし、ｎを数値演算専用の処理装置と
する。処理装置（４−１）〜（４−（ｎ−１））は加算
、減算のみの数値演算を行なうことができ乗算、除算、
関数演算等の数値演算を行なう場合は処理装置（４−ｎ
）に情報母線を通じて数値情報を受は渡し、演算処理が
終ると処理装置制御線を通じて相当する処理装置１：知
らせ、情報母線を通じて結果を渡す。
順位は１が最優先とし、ｎを数値演算専用の処理装置と
する。処理装置（４−１）〜（４−（ｎ−１））は加算
、減算のみの数値演算を行なうことができ乗算、除算、
関数演算等の数値演算を行なう場合は処理装置（４−ｎ
）に情報母線を通じて数値情報を受は渡し、演算処理が
終ると処理装置制御線を通じて相当する処理装置１：知
らせ、情報母線を通じて結果を渡す。
以上のよう１：、この発Ｆ３Ａ−二よれば同一チップ上
（：複数の処理装置を形成して処理を分散し、数値演算
のみを専用の゛処理装置で行うため、処理能力は処理装
置の個数種以上【二なる。
（：複数の処理装置を形成して処理を分散し、数値演算
のみを専用の゛処理装置で行うため、処理能力は処理装
置の個数種以上【二なる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のワンチップマイクロコンピュータのブロック図
、％３図は記憶装置のブロック図、第４図は入出力装置
のブロック図−ｇ６る。 図１−おいて、（１）はチップ、（＋２１ 、 （２−
ｉ ））は情報母線、（（３）、（３−１））は記憶装
置、（［４１，（４−ｉ））は処理装置、（＋５１ 、
（５−ｉ） ）は入出力装置、（６）は処理装置制御
線、（７）はＲＯＭ、１８＋はＲＡＭ、１９１ハＰ Ｉ
０１（１ＧはｓＩｏ、Ｃ１υはＡＤｏ、（１３はＤＡ
Ｃを示す。 図中、同一符号は同一または相当部分を示す。
は従来のワンチップマイクロコンピュータのブロック図
、％３図は記憶装置のブロック図、第４図は入出力装置
のブロック図−ｇ６る。 図１−おいて、（１）はチップ、（＋２１ 、 （２−
ｉ ））は情報母線、（（３）、（３−１））は記憶装
置、（［４１，（４−ｉ））は処理装置、（＋５１ 、
（５−ｉ） ）は入出力装置、（６）は処理装置制御
線、（７）はＲＯＭ、１８＋はＲＡＭ、１９１ハＰ Ｉ
０１（１ＧはｓＩｏ、Ｃ１υはＡＤｏ、（１３はＤＡ
Ｃを示す。 図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）外部と情報の入出力を行う入出力装置と、情報を
記憶するための記憶装置と、情報を伝送するための情報
母線と、前記情報母線を通じて得られる情報を処理する
ための処理装置を同一チップ上に備え、さらに前記処理
装置を前記同一チップ上に２つ以上有することを特徴と
するワンチップマイクロコンピュータ。 - （２）処理装置群が情報を処理する際に優先順位を持ち
、各々の処理装置が相互に影響しない状態において独立
に情報を処理しうる特許請求の範囲第（１）項記載のワ
ンチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010499A JPS62168260A (ja) | 1986-01-20 | 1986-01-20 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010499A JPS62168260A (ja) | 1986-01-20 | 1986-01-20 | ワンチツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62168260A true JPS62168260A (ja) | 1987-07-24 |
Family
ID=11751886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010499A Pending JPS62168260A (ja) | 1986-01-20 | 1986-01-20 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62168260A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108055A (ja) * | 2006-10-25 | 2008-05-08 | Sony Corp | 半導体チップ |
| US7793076B1 (en) | 1999-12-17 | 2010-09-07 | Intel Corporation | Digital signals processor having a plurality of independent dedicated processors |
| US10612642B2 (en) | 2013-06-03 | 2020-04-07 | Neturen Co., Ltd. | Method for manufacturing rack and hollow rack bar |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146559A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing unit |
-
1986
- 1986-01-20 JP JP61010499A patent/JPS62168260A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146559A (en) * | 1979-04-27 | 1980-11-14 | Nec Corp | Data processing unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7793076B1 (en) | 1999-12-17 | 2010-09-07 | Intel Corporation | Digital signals processor having a plurality of independent dedicated processors |
| US8019972B2 (en) | 1999-12-17 | 2011-09-13 | Intel Corporation | Digital signal processor having a plurality of independent dedicated processors |
| JP2008108055A (ja) * | 2006-10-25 | 2008-05-08 | Sony Corp | 半導体チップ |
| US10612642B2 (en) | 2013-06-03 | 2020-04-07 | Neturen Co., Ltd. | Method for manufacturing rack and hollow rack bar |
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