JPS61296473A - 行列演算回路 - Google Patents
行列演算回路Info
- Publication number
- JPS61296473A JPS61296473A JP13680785A JP13680785A JPS61296473A JP S61296473 A JPS61296473 A JP S61296473A JP 13680785 A JP13680785 A JP 13680785A JP 13680785 A JP13680785 A JP 13680785A JP S61296473 A JPS61296473 A JP S61296473A
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- JP
- Japan
- Prior art keywords
- matrix
- memory
- multiplier
- adder
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は数値制御装置やロボットコントローラ等高速
性が要求される制御装置で用いて好適な行列演算回路に
関するものである。
性が要求される制御装置で用いて好適な行列演算回路に
関するものである。
第２図に、従来の行列演算７行うシステムの構成？示し
たブロック図であり、１扛中央処理装置（以下、ＣＰ
Ｕと略記す）、２はメインメモリ、６に乗算器又は、乗
算機能孕有する乗算器／演算プロセッザである。
たブロック図であり、１扛中央処理装置（以下、ＣＰ
Ｕと略記す）、２はメインメモリ、６に乗算器又は、乗
算機能孕有する乗算器／演算プロセッザである。
次に動作について説明する。メインメモリ２に１ｃＰＵ
１７制御するプログラム７行列データ等が格納されてい
る。ｅｐｕｌはプログラムに従って、演算すべき行列成
分を乗算器、／演算プロセッザ乙に出力し、乗算器／演
算プロセッザ３の乗算結果ｉｃＰ［Ｊ１内のレジスタに
読み取り、更にＣＰ ［Ｊ ｌ内部で加算演算欠行う。
１７制御するプログラム７行列データ等が格納されてい
る。ｅｐｕｌはプログラムに従って、演算すべき行列成
分を乗算器、／演算プロセッザ乙に出力し、乗算器／演
算プロセッザ３の乗算結果ｉｃＰ［Ｊ１内のレジスタに
読み取り、更にＣＰ ［Ｊ ｌ内部で加算演算欠行う。
この操作′Ｆ１：繰り返す事により下記の（１）式で示
す演１７４ 耐性な゛りている。
す演１７４ 耐性な゛りている。
ｍ行ｎ列の行列の場合
ａｉＪ ＋ ｂＪｉ ｐ ｅｌＪ ｆ”Ｌそれぞれ行列
Ａ 、 Ｂ 、 Ｃ。
Ａ 、 Ｂ 、 Ｃ。
の成分とする。
従来のシステム構成では、行列成分ａｉｊ 、 ｂｊｉ
ｔ乗算の毎に乗算器／演算プロセッサ６にデータセット
しなければならず、また加算も毎度実行しなければなら
ず、これらの動作を制御するプログラム？−操作毎にメ
インプログラムより読み出して実行するため、演算に時
間がかかり、実時間処理全必要とするロボットコントロ
ーラ等では、演算？簡略化する等の必要があつ友。
ｔ乗算の毎に乗算器／演算プロセッサ６にデータセット
しなければならず、また加算も毎度実行しなければなら
ず、これらの動作を制御するプログラム？−操作毎にメ
インプログラムより読み出して実行するため、演算に時
間がかかり、実時間処理全必要とするロボットコントロ
ーラ等では、演算？簡略化する等の必要があつ友。
この発明は上記のような問題を解決する友めになされた
もので、行列演算ケ高速に、かつ安価にできる行列演算
回路を得ること上目的とする。
もので、行列演算ケ高速に、かつ安価にできる行列演算
回路を得ること上目的とする。
この発明に係る行列演算回路は、乗算器及び加算器′（
Ｉ−ｃＰＵバスから分離し、行列メモリ、乗算器、加算
器ｔタイミング制御回路のハードウェアで制御し、プロ
グラム（ソフトウェア）で行なっていた（１）式で表わ
される演算ｔハードウェアで逐次実行するものである。
Ｉ−ｃＰＵバスから分離し、行列メモリ、乗算器、加算
器ｔタイミング制御回路のハードウェアで制御し、プロ
グラム（ソフトウェア）で行なっていた（１）式で表わ
される演算ｔハードウェアで逐次実行するものである。
この発明における行列演算回路は、行列演算に適した行
列メモリ、乗算器及び加算器からなる専用ハードウェア
で実行されることにより、演算時間が大幅に短縮される
。
列メモリ、乗算器及び加算器からなる専用ハードウェア
で実行されることにより、演算時間が大幅に短縮される
。
以下、この発明の一実施例を図について説明する。＠１
図において、１はＣＰＵ、２ｕメインメモリ、３に乗算
器、３ａ 、３ｂに乗算器乙の内部レジスタ（Ａレジス
タ、Ｂレジスタ）、３ｃＨ乗算器６の乗算ユニット、４
はアドレスマルチプレクサ、５［ＲＡＭよりなる行列メ
モリ、６はアドレスカウンタ、７ａｅ７ｂｌｌデータバ
ツフア、８は加算器、９はタイミング制御部である。
図において、１はＣＰＵ、２ｕメインメモリ、３に乗算
器、３ａ 、３ｂに乗算器乙の内部レジスタ（Ａレジス
タ、Ｂレジスタ）、３ｃＨ乗算器６の乗算ユニット、４
はアドレスマルチプレクサ、５［ＲＡＭよりなる行列メ
モリ、６はアドレスカウンタ、７ａｅ７ｂｌｌデータバ
ツフア、８は加算器、９はタイミング制御部である。
行列メモリ５には演算上行う行列成分が格納されており
、また演算結果も格納される。アドレスマルチプレクサ
４ｕＣＰＵ１から指定されたアドレスと行列演算実行時
にアドレスカウンタ６から指定されたアドレスと全選択
する。データバッファ７ａ、７ｂＵ行列メモリ５の入出
力データ全それぞれＣＰＵバス、乗算器３、加算器８を
接続する。
、また演算結果も格納される。アドレスマルチプレクサ
４ｕＣＰＵ１から指定されたアドレスと行列演算実行時
にアドレスカウンタ６から指定されたアドレスと全選択
する。データバッファ７ａ、７ｂＵ行列メモリ５の入出
力データ全それぞれＣＰＵバス、乗算器３、加算器８を
接続する。
次に動作について説明する。ＣＰＵ１［メインメモリ２
のプログラムに従って動作し、行列メモリ５に行列成分
ａｉｊ 、 ｂｊｉ ｗセットする。次に、タイミング
制御部９に演算スタートの信号全入力すると、アドレス
カウンタ６が起動され、行列メモリ５から行列成分ａｌ
ｊｔ ｂＪＩのデータが読み出され、乗算器乙のレジス
タ３ａ 、３ｂに入力される。乗算器３ではタイミング
制御部９からの制御信号に従って演算全行い、結果を加
算器８へ出力する。加算器８は、各行列成分の演算スタ
ート時にリセットされ、乗算結果全逐次加算することに
より の演算を行う。加算結果に行列メモリ５に格納される。
のプログラムに従って動作し、行列メモリ５に行列成分
ａｉｊ 、 ｂｊｉ ｗセットする。次に、タイミング
制御部９に演算スタートの信号全入力すると、アドレス
カウンタ６が起動され、行列メモリ５から行列成分ａｌ
ｊｔ ｂＪＩのデータが読み出され、乗算器乙のレジス
タ３ａ 、３ｂに入力される。乗算器３ではタイミング
制御部９からの制御信号に従って演算全行い、結果を加
算器８へ出力する。加算器８は、各行列成分の演算スタ
ート時にリセットされ、乗算結果全逐次加算することに
より の演算を行う。加算結果に行列メモリ５に格納される。
即ち゛、行列演算に、ＣＰＵ１から起動されると、逐次
演算がハードウェアで実行され、結果は再び行列メモリ
５に格納されるので、ＣＰＵ１の処理と並列して演算が
実行される。
演算がハードウェアで実行され、結果は再び行列メモリ
５に格納されるので、ＣＰＵ１の処理と並列して演算が
実行される。
なお、上記実施例でに行列メモリ５として、ＣＰＵ１と
行列演算回路の双方からアクセス可能な共有メモリ會使
用したものケ示したが、行列メモリ５として双方向のフ
ァーストインファーストアウト（ｐＩｒｏ）ｔ−設けて
もよい。
行列演算回路の双方からアクセス可能な共有メモリ會使
用したものケ示したが、行列メモリ５として双方向のフ
ァーストインファーストアウト（ｐＩｒｏ）ｔ−設けて
もよい。
以上のように、この発明によれば、行列演算全行列メモ
リ、乗算器、加算器？用いてハードウェアで実行するよ
うに構成したので、演算回路？コンパクトで安価にでき
、ま７ｊＣＰＵは行列演算に使用していた時間を他の処
理へ振り向けることができ、システムとしての処理能力
？上げるという効果がある。
リ、乗算器、加算器？用いてハードウェアで実行するよ
うに構成したので、演算回路？コンパクトで安価にでき
、ま７ｊＣＰＵは行列演算に使用していた時間を他の処
理へ振り向けることができ、システムとしての処理能力
？上げるという効果がある。
第１図にこの発明の一実施例による行列演算回路のブロ
ック図であり、第２図は行列演算をソフトウェアで実行
する従来システムのブロック図である。 図において、ＩＨｃｐｕ、２はメインメモリ、３は乗算
器、３ａ、３ｂＵ内部レジスタ、３ｃｎ乗算ユニット、
４はアドレスマルチプレクサ、５は行列メモリ、６はア
ドレスカウンタ、７ａ、７ｂはバッファ、８に加算器、
９はタイミング制御部である。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭 ！
（外２名） 第１図
ック図であり、第２図は行列演算をソフトウェアで実行
する従来システムのブロック図である。 図において、ＩＨｃｐｕ、２はメインメモリ、３は乗算
器、３ａ、３ｂＵ内部レジスタ、３ｃｎ乗算ユニット、
４はアドレスマルチプレクサ、５は行列メモリ、６はア
ドレスカウンタ、７ａ、７ｂはバッファ、８に加算器、
９はタイミング制御部である。 なお１図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １） 澤 博 昭 ！
（外２名） 第１図
Claims (1)
- 行列成分を格納する行列メモリを、前記行列メモリのア
ドレスを指定するアドレスカウンタと、前記行列メモリ
から読み出された前記行列成分の乗算を行う乗算器と、
前記行列メモリから読み出された前記行列成分の加算を
行う加算器と、これらの行列メモリ、アドレスカウンタ
、乗算器及び加算器の制御する信号を発生するタイミン
グ制御部とを備えた行列演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680785A JPS61296473A (ja) | 1985-06-25 | 1985-06-25 | 行列演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13680785A JPS61296473A (ja) | 1985-06-25 | 1985-06-25 | 行列演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296473A true JPS61296473A (ja) | 1986-12-27 |
Family
ID=15183966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13680785A Pending JPS61296473A (ja) | 1985-06-25 | 1985-06-25 | 行列演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002328915A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | 時分割方式の行列演算器 |
| KR20190025919A (ko) * | 2016-07-01 | 2019-03-12 | 구글 엘엘씨 | 2차원 실행 레인 어레이 및 2차원 시프트 레지스터를 갖는 이미지 프로세서에 대한 블록 연산 |
-
1985
- 1985-06-25 JP JP13680785A patent/JPS61296473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002328915A (ja) * | 2001-02-05 | 2002-11-15 | Samsung Electronics Co Ltd | 時分割方式の行列演算器 |
| KR20190025919A (ko) * | 2016-07-01 | 2019-03-12 | 구글 엘엘씨 | 2차원 실행 레인 어레이 및 2차원 시프트 레지스터를 갖는 이미지 프로세서에 대한 블록 연산 |
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