JP2002328915A - 時分割方式の行列演算器 - Google Patents

Abstract

(57)【要約】 【課題】 二つの行列をかけた行列を算出する行列演算
器を提供する。 【解決手段】 行列演算器は、かけられる二つの行列の
各エレメントのうち積算演算の結果式行列の各エレメン
トのサブエレメントを構成するエレメントをそれぞれ一
つずつ選択して順次に出力するエレメント選択部と、エ
レメント選択部の出力をかけた値を順次に足して結果式
の各エレメントを順次に算出する演算部と、演算部の出
力を保存する保存部、及び演算部と保存部の動作タイミ
ングを制御する制御信号を発生させる制御信号発生部と
を有している。二つの行列の各エレメントを順次に選択
して乗算及び加算することにより結果式の行列のサブエ
レメントの和よりなるエレメントを順次に算出すること
ができる。従って、一つの加算器と一つの乗算機及びこ
れを制御する制御回路でマトリックス演算器が構成され
るため、その回路のサイズが小さくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時分割方式の行列演
算器に係り、さらに詳しくは行列の各エレメントを順次
に選択して積算及び足し算演算を行うことにより二つの
行列をかけた行列を算出する行列演算器に関する。

【０００２】

【従来の技術】画像信号処理のような分野では行列に対
する積算演算を行わなければならない場合が頻繁に発生
する。このような行列の積算演算を行うための行列演算
器は積算演算の結果式を具現するための多数の乗算機と
多数の加算機を使用する。

【０００３】図１は従来の行列演算器のブロック図であ
って、二つの正方行列、特に３×３行列間の積算演算を
行う行列演算器を示した図であり、図２は図１の各ブロ
ックの細部構成を示した図である。

【０００４】一番目行列をＸ行列とし、二番目行列をＹ
行列とする際、行列Ｘは、

【０００５】

【数１】 であり、行列Ｙは、

【０００６】

【数２】 であり、この二つの行列をかけた行列Ｚは、

【０００７】

【数３】 のような式から求められる。

【０００８】以上のような演算を行うための従来の行列
演算器は、図１に示した通り、三つのブロック１０、２
０、３０とから構成されている。第１ブロック１０には
Ｘ１、Ｘ２、Ｘ３が入力され、第２ブロック２０にはＸ
４、Ｘ５、Ｘ６が入力され、第３ブロック３０にはＸ
７、Ｘ８、Ｘ９が入力される。また、各ブロック１０、
２０、３０にはＹ１ないしＹ９が全て入力される。

【０００９】第１ブロック１０は、図２に示した通り、
Ｙ１ないしＹ９がそれぞれ入力される９個の乗算機１
１、乗算機１１の出力がそれぞれ保存される９個のＤ-
フリップフロップ１３、及び各Ｄ-フリップフロップ１
３の出力のうち三つずつの出力がそれぞれ入力される３
個の加算機１５を有している。上位三つの乗算機にはＸ
１が入力され、中間の三つの乗算機にはＸ２が入力さ
れ、下位三つの乗算機にはＸ３が入力される。それぞれ
の乗算機１１の出力はＤ-フリップフロップ１３に保存
された後加算機１５に入力される。加算機１５は、それ
に入力される値を足し、これによりそれぞれの加算機１
５ではそれぞれＺ１、Ｚ２、Ｚ３の値が出力される。

【００１０】第２ブロック２０と第３ブロック３０の構
成も図２に示された第１ブロック１０の構成と同一であ
る。従って、第２ブロック２０はＺ４、Ｚ５、Ｚ６を出
力し、第３ブロック３０はＺ７、Ｚ８、Ｚ９を出力す
る。

【００１１】ところが、前記のような従来の行列演算器
は多数の乗算機１１と加算機１５を必要とするため、回
路が極めて大きくなる問題点を有する。すなわち、各ブ
ロック１０、２０、３０毎に９個ずつ総２７個の乗算機
１１を必要とし、また各ブロック１０、２０、３０毎に
６個ずつ総１８個の加算機１５が必要である(なぜなら
ば、一つの加算機１５が三つの入力値を足すので、実際
は一つの加算機１５が二つの入力を足す２個の加算機で
構成されるからである)。

【００１２】

【発明が解決しようとする課題】本発明は前述したよう
な問題点を解決するために案出されたもので、その目的
は行列の積算演算の結果式を構成する各エレメントを順
次に計算することにより乗算機と加算機の数を減らして
全体回路のサイズを縮められる行列演算器を提供すると
ころにある。

【００１３】

【課題を解決するための手段】前述した目的を達成する
ための本発明に係る行列演算器は、前記第１及び第２行
列の各エレメントが入力され、前記第１及び第２行列の
各エレメントのうち前記積算演算の結果式行列の各エレ
メントのサブエレメントを構成するエレメントをそれぞ
れ一つずつ選択して順次に出力するエレメント選択部
と、該エレメント選択部の出力をかけた値を順次に足し
て前記結果式の各エレメントを順次に算出する演算部
と、該演算部の出力を保存する保存部、及び前記演算部
及び前記保存部の動作タイミングを制御する制御信号を
発生させる制御信号発生部とを備えることを特徴とす
る。

【００１４】ここで、前記エレメント選択部は、前記第
１及び第２行列の各エレメントが並列に入力されるマル
チプレクサ、及び該マルチプレクサの出力を選択する選
択信号を発生させる制御ブロックで構成することがで
き、前記演算部は、前記マルチプレクサの出力をかける
乗算機、該乗算機の結果を一度に保存する第１メモリ、
第２メモリ、及び前記第１メモリに保存された値と前記
第２メモリに保存された値とを足して前記第２メモリに
入力させる加算機とから構成することができる。

【００１５】前記制御信号発生部は、前記制御ブロック
の出力信号をそれぞれ所定クロックほど遅延させる信号
を発生させ、前記演算部及び前記保存部に入力させる複
数のフリップフロップを備えて構成され、前記保存部は
前記演算部の出力を順次に保存する複数のレジスタを備
えて構成される。

【００１６】本発明によれば、二つの行列の各エレメン
トを順次に選択して乗算及び加算を行うことにより結果
式の行列のサブエレメントの和よりなるエレメントを順
次に算出することができる。従って、一つの加算機と一
つの乗算機及びこれらを制御する制御回路で行列演算器
が構成されるため、その回路のサイズが小さくなる。

【００１７】

【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳しく説明する。まず、本発明に係る行列演
算器の演算原理を説明するため、行列演算の結果式をそ
のエレメント別に分類する方式を説明する。

【００１８】前述した通り、行列Ｘと行列Ｙをかけた行
列Ｚは次のように求められる。

【００１９】

【数４】 ここで、結果式の各エレメントは次のような式により求
められることが分かる。

【００２０】Ｚ１ = Ｘ１Ｙ１ + Ｘ２Ｙ４ + Ｘ３Ｙ７ Ｚ２ = Ｘ１Ｙ２ + Ｘ２Ｙ５ + Ｘ３Ｙ８ Ｚ３ = Ｘ１Ｙ３ + Ｘ２Ｙ６ + Ｘ３Ｙ９ Ｚ４ = Ｘ４Ｙ１ + Ｘ５Ｙ４ + Ｘ６Ｙ７ Ｚ５ = Ｘ４Ｙ２ + Ｘ５Ｙ５ + Ｘ６Ｙ８ Ｚ６ = Ｘ４Ｙ３ + Ｘ５Ｙ６ + Ｘ６Ｙ９ Ｚ７ = Ｘ７Ｙ１ + Ｘ８Ｙ４ + Ｘ９Ｙ７ Ｚ８ = Ｘ７Ｙ２ + Ｘ８Ｙ５ + Ｘ９Ｙ８ Ｚ９ = Ｘ７Ｙ３ + Ｘ８Ｙ６ + Ｘ９Ｙ９ 前記式を参照すれば、結果式の各エレメント(Ｚ１ない
しＺ９)は三つのサブエレメントの和よりなっており(例
えば、エレメントＺ１はサブエレメントＸ１Ｙ１、Ｘ２
Ｙ４、及びＸ３Ｙ７とからなっている)、また各サブエ
レメントは行列Ｘと行列Ｙのエレメントのうちそれぞれ
一つずつのエレメントを取った値の積よりなっているこ
とが分かる。この点を考慮して、本発明では結果式の各
エレメント(Ｚ１ないしＺ９)をなすサブエレメントを順
次に計算し、また該サブエレメントの和を以って各エレ
メント（Ｚ１ないしＺ９)を計算する方式を提案する。

【００２１】図３は本発明に係る行列演算器のブロック
図である。本発明に係る行列演算器は、演算対象になる
行列(行列Ｘ及び行列Ｙ)の全ての構成エレメント(Ｘ１
ないしＸ９、及びＹ１ないしＹ９を同時に入力され、こ
れらのうち必要なエレメントを順次に選択して出力する
エレメント選択部７０、エレメント選択部７０で選択さ
れたエレメントについて所定の演算を行う演算部４０、
演算部４０の演算結果を貯蔵し、かつ最終的に結果式の
エレメントを出力する保存部６０、及び演算部４０と保
存部６０を制御する制御信号を発生させる制御信号発生
部５０とから構成される。

【００２２】図４は図３のエレメント選択部７０の詳細
な構成を示したブロック図である。エレメント選択部７
０は入力されるエレメントのうち二つのエレメントを選
択して出力するマルチプレクサ(ＭＵＸ)７３、及びマル
チプレクサ７３の選択動作を制御するための選択信号se
l_l、sel_hを発生させる制御ブロック７１を有してい
る。

【００２３】マルチプレクサ７３には第１行列(行列Ｘ)
の全てのエレメント(Ｘ１ないしＸ９)及び第２行列(行
列Ｙ)の全てのエレメント(Ｙ１ないしＹ９)が同時に入
力される。マルチプレクサ７３は制御ブロック７１が発
生する選択信号sel_l、sel_hに応じて駆動され、これに
より第１行列のエレメント(Ｘ１ないしＸ９)のうち一つ
と第２行列のエレメント(Ｙ１ないしＹ９)のうち一つが
選択され出力される。このような選択信号は、制御ブロ
ック７１内に設けられたり、あるいは制御ブロック７１
の時系列的な動作を制御するために別設されているクロ
ック(図示せず)の毎パルスで変り、よってマルチプレク
サ７３はクロック毎にそれぞれ異なるエレメントを選択
して出力する。マルチプレクサ７３の二つの出力はそれ
ぞれＤ-フリップフロップ７６に入力され、Ｄ-フリップ
フロップ７６はマルチプレクサ７３の出力を１クロック
ほど遅らせてから出力する。

【００２４】マルチプレクサ７３を駆動する二つの選択
信号sel_h、sel_lは上位選択信号sel_hと下位選択信号s
el_lとから構成されている。上位選択信号sel_hは積算
演算結果式の行列である行列Ｚを構成する各エレメント
に対応する値を示す信号であり、下位選択信号sel_lは
上位選択信号sel_hに応じて指定されたエレメント内の
各サブエレメントに対応する値を示す信号である。例え
ば、上位選択信号sel_hが２であり下位選択信号sel_lが
３ならば、Ｚ２の三つ目のサブエレメント、すなわちＸ
３Ｙ８を出力するようマルチプレクサ７３が駆動され、
よってエレメント選択部７０はＸ３とＹ８を選択して出
力する。

【００２５】制御ブロック７１の駆動を始めさせる開始
信号としては、例えば画像信号でフィールド別に一回ず
つ発生する垂直同期信号に応じて発生する開始信号が用
いられる。このような開始信号が制御ブロック７１に入
力されれば、一番目クロックで上位選択信号sel_hの値
が一つ増加し(sel_hの初期値は'０'に設定される)、か
つ下位選択信号sel_lの値も一つ増加される(sel_lの初
期値も'０'に設定される)。下位選択信号sel_lの値はク
ロック毎に一つずつ増加され、これにより一番目エレメ
ントＺ１の各サブエレメントがクロック毎に順次に選択
され出力される。上位選択信号sel_hの値は３クロック
毎に一つずつ増加される。従って、一番目エレメントＺ
１を構成する三つのサブエレメントＸ１Ｙ１、Ｘ２Ｙ
４、Ｘ３Ｙ７に対する順次的な出力が完了されれば、上
位選択信号sel_hは二番目エレメントＺ２を指すために
その値が'２'に増加される。このような過程を反復する
ことにより、行列Ｚのエレメント内のサブエレメントを
計算するのに必要な第１及び第２行列内のエレメントが
順次に出力される。

【００２６】一方、制御ブロック７１は前述したような
選択信号以外も制御信号発生部５０を制御するための制
御信号(flag、stop)を発生させる。フラグ(flag)信号は
行列Ｚを構成する一つのエレメントに対する算出が終わ
る時毎に１クロック間'ハイ'パルスを発生させ、一つの
エレメントの算出が終わったことを知らせる。ストップ
信号は行列Ｚを構成する９個のエレメントに対する算出
が終わった場合に１クロック間'ハイ'パルスを発生させ
行列Ｚの算出のための演算が終了されたことを知らせ
る。また、ストップ信号は制御ブロック７１に帰還さ
れ、'ハイ'パルス発生時制御ブロック７１を初期化す
る。この制御信号(flag、 stop)と上位選択信号sel_hが
制御信号発生部５０に入力される。

【００２７】図５は図３の制御信号発生部５０の詳細な
構成を示したブロック図である。制御信号発生部５０は
上位選択信号sel_hを遅延させる第１遅延部５１、フラ
グ(flag)信号を遅延させる第２遅延部５３、そしてスト
ップ信号を遅延させる第３及び第４遅延部５５、５７と
から構成されている(図３ないし図６において各信号に
対する表記に添付された添字ｄは遅延された信号である
ことを示し、ｄの前に添付された数字は遅延されたクロ
ックの数を示す。例えば_３ｄは原信号が３クロック遅
延された信号であることを示す)。

【００２８】第１遅延部５１は三つのＤ-フリップフロ
ップで構成され、上位選択信号sel_hを３クロック遅ら
せた信号sel_h_３dを発生させる。第２遅延部５３は二
つのＤ-フリップフロップで構成され、フラグ信号を２
クロック遅らせた信号flag_２dを発生させる。第３遅延
部５５は三つのＤ-フリップフロップで構成されストッ
プ信号を３クロック遅らせた信号stop_３dを発生させ、
第４遅延部５７は第３遅延部５５に直列連結された一つ
のＤ-フリップフロップで構成され、第３遅延部５５の
出力信号stop_３dを１クロックさらに遅らせた信号stop
_４dを発生させる。

【００２９】図６は図３の演算部４０の詳細な構成を示
したブロック図である。演算部４０はエレメント選択部
７０内のマルチプレクサ７３の二つの出力が入力される
一つの乗算機４１、乗算機４１の出力を保存する第１メ
モリ４３、第１メモリ４３の次段に設けられた第２メモ
リ４７、及び第１メモリ４３の出力と第２メモリ４７の
出力を足して再び第２メモリ４７に入力させる加算機４
５とから構成されている。第１及び第２メモリ４３、４
７はD-フリップフロップで構成され、入力された値を１
クロック間保存した後出力する機能を果たす。

【００３０】制御信号発生部５０の出力信号のうちstop
_３d信号は第１メモリ４３に入力され、該信号が'ハイ'
パルスになる場合第１メモリ４３が初期化される(すな
わち、Ｄ-フリップフロップに保存された値が'０'にリ
セットされる)。また、制御信号発生部５０の出力信号
のうちflag_２d信号及びstop_４d信号は第２メモリ４７
に入力され、この二つの信号のうち一つが'ハイ'パルス
になる場合第２メモリ４７が初期化される(すなわち、
Ｄ-フリップフロップに保存された値が'０'にリセット
される)。

【００３１】図７は図３の保存部６０の構成を示した図
である。保存部６０は９×１レジスタで構成されてい
る。制御信号発生部５０の出力のうちsel_h_３d信号とf
lag_２d信号は保存部６０に入力され、保存部６０は該
信号に応じて制御される。演算部４０の出力Ｚは順次に
保存部６０に入力され、保存部６０は制御信号発生部５
０の制御信号sel_h_３d、flag_２dに応じて制御され順
次に入力される９個のエレメント(Ｚ１ないしＺ９)を３
クロック毎に一回ずつシフトさせ全て保存し、９個のエ
レメント(Ｚ１ないしＺ９)の保存が完了された後これを
並列に出力する。

【００３２】以下、本発明に係る行列演算器の動作を説
明する。

【００３３】第１行列(行列Ｘ)の各エレメント(Ｘ１な
いしＸ９)及び第２行列(行列Ｙ)の各エレメント(Ｙ１な
いしＹ９)はエレメント選択部７０のマルチプレクサ７
３に同時に入力される。制御ブロック７１に開始信号が
入力されれば、制御ブロック７１は初期値が'０'に設定
されている上位選択信号sel_hと下位選択信号sel_lの値
を一つ増加させる。これにより行列Ｚをなす一番目エレ
メントＺ１の一番目サブエレメントを演算するために必
要なエレメントが選択され、マルチプレクサ７３はＸ１
とＹ１を出力する。

【００３４】クロック毎に下位選択信号sel_lの値は一
つずつ増加され、これによりマルチプレクサ７３は一番
目エレメントＺ１のサブエレメントをなす行列Ｘ及び行
列Ｙ内のエレメントをクロック毎に順次に出力する。一
番目エレメントＺ１をなす三つのサブエレメントの出力
が完了されれば、上位選択sel_h信号の値が一つ増加さ
れ、下位選択信号sel_lの値は１から再び増加し、よっ
て二番目エレメントＺ２のサブエレメントをなす行列Ｘ
及び行列Ｙ内のエレメントがクロック毎に順次に出力さ
れる。このように下位選択信号sel_lの値はクロック毎
に一つずつ増加し１から３までの変化が繰り返され、上
位選択信号sel_hの値は３クロック毎に一つずつ増加し
１から９まで変り、これにより行列Ｚの演算に必要なエ
レメントが順次に出力される。

【００３５】前述した通り、フラグ信号は、行列Ｚの１
エレメントの全てのサブエレメントの出力が完了される
度に１クロックの'ハイ'パルスを発生させ、ストップ信
号は行列Ｚの全てのエレメント(Ｚ１ないしＺ９)の算出
が終わる度に１クロックの'ハイ'パルスを発生させる。

【００３６】マルチプレクサ７３が出力する値は、演算
部４０内の乗算機４１に順次に入力され、乗算機４１は
マルチプレクサ７３が出力した値をかけて行列Ｚの各エ
レメント(Ｚ１ないしＺ９)をなすサブエレメント(Ｘ１
Ｙ１など)を順次に算出する。乗算機４１が算出したサ
ブエレメントは第１メモリ４３に保存され、第１メモリ
４３に保存された値は加算機４５を経て第２メモリ４７
に入力される。この際、第２メモリ４７の初期値は'０'
に設定されている。第２メモリ４７は第１メモリ４３の
出力と自分の出力を足した値が入力されるため、乗算機
４１が順次に算出したサブエレメントは全て足されて第
２メモリ４７に保存される。

【００３７】マルチプレクサ７３の出力は、Ｄ-フリッ
プフロップ７６と第１メモリ４３を経て第２メモリ４７
に入力されるため、第２メモリ４７にはマルチプレクサ
７３が行列Ｘと行列Ｙのエレメントを出力してから２ク
ロックほど遅延された後、乗算機４１が計算したサブエ
レメントが入力される。フラグ信号は一つのエレメント
(例えば、Ｚ１)をなす全てのサブエレメント(例えば、
Ｘ１Ｙ１、Ｘ２Ｙ４、Ｘ３Ｙ７)の出力が完了された後'
ハイ'パルスを発生させるため、フラグ信号が２クロッ
ク遅延された信号であるflag_２d信号は三つのサブエレ
メントを全て足した一つのエレメント値が保存された後
リセットされる。従って、第２メモリ４７に保存された
値は一つのエレメント値の算出が完了される毎に次のエ
レメントの算出のために'０'にリセットされ、この際第
２メモリ４７に保存されていた値は第２メモリ４７がリ
セットされる前に保存部６０に入力される。

【００３８】このような過程が９回反復されれば、全て
のエレメント(Ｚ１ないしＺ９)の値が演算部４０により
順次に算出され、算出が完了されればストップ信号が'
ハイ'パルスになる。これにより、ストップ信号の発生
時点に制御ブロック７１がリセットされ、またその後３
クロック及び４クロックが遅延された後それぞれ第１メ
モリ４３及び第２メモリ４７が'０'にリセットされる。
従って、次に入力される行列に対する積算演算を行える
状態に初期化される。

【００３９】演算部４０において順次に出力される各エ
レメントＺ１ないしＺ９の値は順次に９×１レジスタよ
りなる保存部６０に入力される。保存部６０は上位選択
信号(sel_h)が３クロック遅延されたsel_h_３d信号、及
びフラグ信号が２クロック遅延されたflag_２d信号が入
力される。

【００４０】flag_２d信号は、保存部６０内の各レジス
タの値をシフトさせる機能を果たす。従って、演算部４
０内の第２メモリ４７に保存された値が保存部６０内の
最前方のレジスタに入力されると同時に、保存部６０内
のレジスタの値はシフトされ、このような動作が反復す
ることにより第２メモリ４７に保存された各エレメント
の値が順次にレジスタの内に保存される。

【００４１】sel_h_３d信号は保存部６０内のレジスタ
に保存された値を出力させるよう働く。この際、保存部
６０内のレジスタの値はsel_３dの値が１００
１_（２）、すなわち９になった時出力される。従って、
順次に入力されるエレメントの値がＺ１からＺ９まで全
てレジスタに保存される場合、レジスタに保存された値
(Ｚ１ないしＺ９)は並列に一気に出力される。これによ
り、行列Ｘと行列Ｙがかけられた行列Ｚが算出される。
ここで、上位選択信号(sel_h)信号を３クロックほど遅
らせる理由及びフラグ信号を２クロックほど遅らせる理
由は順次に入力されるＺ１ないしＺ９のシフト時点とＺ
１ないしＺ９の出力時点を同期化させるためである。

【００４２】図３ないし図７に示した実施例では二つの
正方行列、特に３×３行列の積算演算を行うための行列
演算器が示してあるが、他の行列の演算にも本発明が適
用することができる。例えば、４×４行列の積算演算を
行う行列演算器を具現しようとする場合は、エレメント
選択部７０内のマルチプレクサ７３の入力の数を８個に
し、各種制御信号の遅延クロック数を４×４行列の演算
に適するよう調節することにより容易に具現することが
できる。また、正方行列同士の積算でない場合も、前述
したような変形例を応用し、かつ各制御信号の遅延クロ
ックを調節することにより行列演算器を容易に具現する
ことができる。

【００４３】

【発明の効果】本発明によれば、二つの行列をかけた行
列を求めるため、結果式の各エレメントをなすサブエレ
メントを順次に出力し、これを足すことにより結果式の
各エレメントを順次に算出することができる。従って、
一つの積算機と一つの加算機で構成された演算部と、該
演算部に入力される値を選択し制御する制御回路だけで
も行列演算器の構成が可能になって、ハードウェアの構
成が簡単でそのサイズが小さくなる利点がある。

【００４４】本発明は前述した特定の望ましい実施例に
限らず、当該発明の属する技術分野において通常の知識
を持つ者ならば誰でも多様な変形実施が可能なことは勿
論、そのような変形は記載された請求の範囲内にある。

【図面の簡単な説明】

【図１】従来の行列演算器のブロック図である。

【図２】図１の第１ブロックの詳細構成を示したブロッ
ク図である。

【図３】本発明に係る行列演算器のブロック図である。

【図４】図３のエレメント選択部の詳細ブロック図であ
る。

【図５】図３の制御信号発生部の詳細ブロック図であ
る。

【図６】図３の演算部の詳細ブロック図である。

【図７】図３の保存部の詳細ブロック図である。

【符号の説明】

４０ 演算部 ４１ 乗算機 ４３ 第１メモリ ４５ 加算機 ４７ 第２メモリ ５０ 制御信号発生部 ５１ 第１遅延部 ５３ 第２遅延部 ５５ 第３遅延部 ５７ 第４遅延部 ６０ 保存部 ７０ エレメント選択部 ７６ Ｄ−フリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１及び第２行列に対する積算演算を行
   う行列演算器において、前記第１及び第２行列の各エレ
   メントが入力され、前記第１及び第２行列の各エレメン
   トのうち前記積算演算の結果式行列の各エレメントのサ
   ブエレメントを構成するエレメントをそれぞれ一つずつ
   選択して順次に出力するエレメント選択部と、 該エレメント選択部の出力をかけた値を順次に足して前
   記結果式の各エレメントを順次に算出する演算部と、 該演算部の出力を保存する保存部と、 前記演算部及び前記保存部の動作タイミングを制御する
   制御信号を発生させる制御信号発生部とを備えることを
   特徴とする行列演算器。
2. 【請求項２】 前記エレメント選択部は、前記第１及び
   第２行列の各エレメントが並列に入力されるマルチプレ
   クサと、該マルチプレクサの出力を選択する選択信号を
   発生させる制御ブロックとを備えることを特徴とする請
   求項１に記載の行列演算器。
3. 【請求項３】 前記演算部は、前記マルチプレクサの出
   力をかける乗算機と、該乗算機の結果を保存する第１メ
   モリと、第２メモリと、前記第１メモリに保存された値
   と前記第２メモリに保存された値を足して前記第２メモ
   リに入力させる加算機とを含むことを特徴とする請求項
   ２に記載の行列演算器。
4. 【請求項４】 前記制御信号発生部は、前記制御ブロッ
   クの出力信号をそれぞれ所定クロックほど遅らせる信号
   を発させて前記演算部及び前記保存部に入力させる複数
   のフリップフロップを備えることを特徴とする請求項３
   に記載の行列演算器。
5. 【請求項５】 前記保存部は、前記演算部の出力を順次
   に保存する複数のレジスタを含むことを特徴とする請求
   項４に記載の行列演算器。