JP2018508797A - データ取得モジュール及び方法、データ処理ユニット、駆動器と表示装置 - Google Patents

データ取得モジュール及び方法、データ処理ユニット、駆動器と表示装置 Download PDF

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Abstract

データ取得モジュールは、データ入出力エンドであって、データが前記データ入出力エンドを介して前記データ取得モジュールに入り、データを単独に出力できるデータ入出力エンドと、それぞれが（ｂ−１）個の直列接続されるシフトレジスタを有し、各シフトレジスタの出力エンドがデータを単独に出力でき、ａ及びｂが１を超える整数であるａ個のシフトレジスタ群と、それぞれが（ａ−１）個のシフトレジスタ群に接続され、それぞれの出力エンドがデータを単独に出力できる（ａ−１）個の直列接続される先入れ先出しメモリと、を備え、対応する先入れ先出しメモリのないシフトレジスタ群の中の最後のシフトレジスタの入力エンド、及び直列接続される先入れ先出しメモリの中の最後の先入れ先出しメモリの入力エンドは、前記データ入出力エンドに接続される。

Description

本発明は表示技術領域に関し、具体的に、データ取得モジュール、該データ取得モジュールを備えるデータ処理ユニット、該データ処理ユニットを備える駆動器、該駆動器を備える表示装置、及び前記データ取得モジュールによりデータを利用する方法に関する。
従来の表示パネルにおいて、画素アレイは複数の画素（或いは画素ユニット）を含み、各画素は色が異なる複数のサブ画素を有し、各画素における色の異なるサブ画素の輝度値を制御することにより、該画素に表される輝度及び色度を制御することができる。
図１は、各画素ユニットはＲＧＢとの３色のサブ画素を有する画素アレイの一部を示す。よりはっきりする表示効果を得るために、通常、単位面積内の画素数を画素アレイに追加する必要がある。これにより、プロセスの難度が向上されるとともに、消費電力も大きくなる。
上記課題を解決するために、従来技術において「品」字状に配列する画素アレイが提案されるので、空間フィルタリング法を用いて各実際サブ画素の実際輝度値を計算する必要がある。空間フィルタリング法を実行するとき、実際サブ画素の実際輝度値を得るために、複数の理論サブ画素の理論輝度値を同時に取得し、そして、取得した複数の理論サブ画素の理論輝度値により計算する必要がある。
一般的には、ソフトウェアプログラム作成の方法により複数の理論サブ画素の理論輝度値を同時に取得するのであり、これにより、計算に要する時間が長くなり、データ処理の効率も低下される。従って、空間フィルタリング法の実行効率の向上は、当分野で解決すべく問題になる。
本発明は、データ取得モジュール、前記データ取得モジュールを備えるデータ処理ユニット、前記データ処理ユニットを備える駆動器及び該駆動器を備える表示装置、並びに前記データ取得モジュールによりデータを取得する方法を提供する。前記データ取得モジュールは、ハードウェアにより実現され、複数の理論サブ画素の輝度値を快速に取得でき、空間フィルタリング法の実行効率を向上することができる。
本発明の一つの側面によれば、データ取得モジュールを提供する。このデータ取得モジュールは、データ入出力エンドであって、データが前記データ入出力エンドを介して前記データ取得モジュールに入り、データを単独に出力できるデータ入出力エンドと、それぞれが（ｂ−１）個の直列接続されるシフトレジスタを有し、各シフトレジスタの出力エンドがデータを単独に出力でき、ａ及びｂが１を越える整数であるａ個のシフトレジスタ群と、それぞれが（ａ−１）個のシフトレジスタ群に対応し、それぞれの出力エンドが対応するシフトレジスタ群の中の最後のシフトレジスタの入力エンドに接続され、それぞれの出力エンドがデータを単独に出力できる（ａ−１）個の直列接続される先入れ先出しメモリと、を備え、ａ個のシフトレジスタ群の中の、対応する先入れ先出しメモリがないシフトレジスタ群の中の最後のシフトレジスタの入力エンド、及び（ａ−１）個の直列接続される先入れ先出しメモリの中の最後の先入れ先出しメモリの入力エンドは、前記データ入出力エンドに接続される。
本発明のもう１つの側面によれば、画素アレイを駆動するデータ処理ユニットを提供し、前記画素アレイはｍ行×ｎ列の実際画素を有し、各実際画素は色が互いに異なる複数の実際サブ画素を有する。前記データ処理ユニットは、第１のメモリ、サブ画素レンダラー、イネーブル信号発生器及び第２のメモリを備える。第１のメモリは、表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を記憶し、表示待ち画像の理論画素アレイは、Ｍ行×Ｎ列の理論画素を有し、ただし、Ｎ＞ｎ、Ｍ≧ｍ。サブ画素レンダラーは、前記第１のメモリから計算待ち実際サブ画素に対応するａ×ｂ個の理論サブ画素の輝度値を取得し、データ入出力エンド、各先入れ先出しメモリおよび各シフトレジスタ群の中の各シフトレジスタにより取得したａ×ｂ個の理論サブ画素の輝度値を同時に出力する本発明に係るデータ取得モジュールと、前記データ取得モジュールに出力されるａ×ｂ個の理論サブ画素の輝度値の中の各理論サブ画素の輝度値により、実際サブ画素の輝度値を計算する計算モジュールと、前記計算モジュールに計算される実際サブ画素の輝度値により実際輝度信号を発生する実際輝度信号発生器と、を備える。開始タイミング信号を受信した後、前記イネーブル信号発生器は、データを記憶している前記データ取得モジュールの先入れ先出しメモリに、前記先入れ先出しメモリによりデータを読み出せるイネーブル信号を送信する。第２のメモリは、前記実際輝度信号発生器に発生する実際輝度信号を記憶する。
本発明に係る実施例によれば、前記計算モジュールは、それぞれが前記データ取得モジュールに出力されるａ×ｂ個の理論サブ画素の輝度値を受信し、受信した理論サブ画素の輝度値と対応するフィルタ係数とを乗ずるａ×ｂ個の乗算器と、ａ×ｂ個の乗算器により得られたａ×ｂ個の積の和を求める加算器と、前記加算器により求められた和を実際サブ画素の実際輝度値に変換する変換モジュールと、を備えてもよい。
本発明の実施例によれば、前記データ処理ユニットは、さらに、表示待ち画像の理論画素アレイに対応する仮想画素アレイを形成するように、表示待ち画像の第１行及び最後の行の外側及び第１列及び最後の列の外側に、各サブ画素の輝度値が何れも０である仮想画素を補充する縁部処理器を有してもよい。前記第１のメモリは、前記仮想画素アレイの各画素の各サブ画素の輝度値を受信して記憶する。
本発明の実施例によれば、前記フィルタ係数は初期係数と２１６との積であってもよく、各初期係数の和は１であり、前記変換モジュールは、実際サブ画素の輝度値を得るように前記加算器により得られる和を２１６で割るシフトユニットを有してもよい。
本発明の実施例によれば、ａ＝３、ｂ＝３、且つ第１行の理論サブ画素に対応するフィルタ係数はそれぞれ４５９、７７３３、０であり、第２行の理論サブ画素に対応するフィルタ係数はそれぞれ１３６３１、３１８５０、３６７０であり、第３行の理論サブ画素に対応するフィルタ係数はそれぞれ４５９、７７３３、０である。
本発明のもう１つの側面によれば、画素アレイを駆動する駆動器を提供し、該駆動器は、表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を受信する信号入力インタフェースと、本発明に係るデータ処理ユニットと、前記データ処理ユニットの第２のメモリに記憶される実際輝度信号を画素アレイに出力する出力インタフェースと、データ処理ユニットのサブ画素レンダラーのデータ取得モジュールのデータ入出力タイミングを制御するタイミング制御ユニットとを備える。第１群のｂ個のデータは前記データ取得モジュールのデータ入出力エンドに送信された後、前記タイミング制御ユニットは、後続で１群のｂ個のデータを送信する毎に、１つのタイミング開始信号を発信し、これにより、データ処理ユニットのイネーブル信号発生器は、データを記憶している前記データ取得モジュールの先入れ先出しメモリに、前記先入れ先出しメモリにデータを読み出せるイネーブル信号を送信し、第ａ群のデータの中の前から（ｂ−１）個のデータはそれぞれ前記データ取得モジュールの第ａ個のシフトレジスタ群の各シフトレジスタに送信された後、前記タイミング制御ユニットは、タイミング終了信号を発信し、これにより、前記データ取得モジュールのデータ入出力エンド、各先入れ先出しメモリおよび各シフトレジスタ群の中の各シフトレジスタは、データを同時に出力する。
本発明のもう１つの側面によれば、画素アレイ及び本発明に係る画素アレイを駆動する駆動器を備える表示装置を提供する。前記画素アレイは複数の画素を有し、各画素は、色が異なる３つのサブ画素を有し、前記サブ画素の横縦比は２：３〜１：１である。
本発明のもう１つの側面によれば、本発明のデータ取得モジュールによりデータを取得する方法を提供し、該方法は、第１群のｂ個のデータが前記データ取得モジュールのデータ入出力エンドに送信された後、１群のｂ個のデータを送信する毎に、前記データ取得モジュールの先入れ先出しメモリによりデータを読み出すことと、第ａ群のデータの中の前から（ｂ−１）個のデータはそれぞれ前記データ取得モジュールの第ａ個のシフトレジスタ群の各シフトレジスタに送信された後、前記データ取得モジュールのデータ入出力エンド、各先入れ先出しメモリ及び各シフトレジスタ群の中の各シフトレジスタによりデータを同時に出力することと、を含む。
本発明に提供されるデータ取得モジュールはハードウェア設備であり、その演算速度はソフトウェアよりも高いので、本発明に提供されるデータ取得モジュールにより、データを快速に取得できる。このように、本発明に提供されるデータ取得モジュールにより、空間フィルタリング法の実行効率を向上することができる。
図面は、本発明への更なる理解を提供するものであり、明細書の一部を構成し、下記の具体的な実施形態とともに本発明を解釈するものであるが、本発明を限定するものではない。
各画素ユニットがＲＧＢとの３色のサブ画素を有する画素アレイの一部を示す図である。 本発明の実施例に係るデータ取得モジュールの回路構造概略図である。 本発明の実施例に係る画素アレイを駆動する駆動器の構造概略図である。 図３に示す計算モジュールの構造概略図である。 仮想画素アレイの概略図の１つを示す図である。 仮想画素アレイの概略図の１つを示す図である。 仮想画素アレイの概略図の１つを示す図である。 本発明の実施例に係る駆動器により駆動可能な画素アレイの各種のサブ画素の配列方式である。 理論サブ画素、及び横縦比が２：３の実際サブ画素を示す図である。 理論サブ画素、及び横縦比が１：１の実際サブ画素を示す図である。
以下、図面を組み合わせて、本発明の具体的な実施形態について具体的に説明する。ただし、具体的な実施形態は、本発明を説明及び解釈するものに過ぎず、本発明を限定するものではない。
図２は本発明の実施例に係るデータ取得モジュールの回路構造概略図である。図３は本発明の実施例に係る画素アレイを駆動する駆動器の構造概略図であり、それにおいて、図２に示すデータ取得モジュール１００が示されている。
図２に示すように、本発明の実施例に係るデータ取得モジュールは、データ入出力エンド１１０であって、データがデータ入出力エンド１１０を介してデータ取得モジュールに入り、データを単独に出力できるデータ入出力エンド１１０と、それぞれが（ｂ−１）個のシフトレジスタを有し（図２において、各シフトレジスタ群が２つのシフトレジスタを有し、即ち、ｂ=３）、各シフトレジスタの出力エンドがデータを単独に出力できるａ個のシフトレジスタ群（図２において３つのシフトレジスタ群が示され、即ち、ａ=３）と、それぞれが（ａ−１）個のシフトレジスタ群に対応し、各出力エンドがそれぞれ対応するシフトレジスタ群の中の最後のシフトレジスタの入力エンドに接続され、各出力エンドがデータを単独に出力できる（ａ−１）個の直列接続される先入れ先出し（ＦＩＦＯ）メモリ（図２において２つのＦＩＦＯメモリが示される）と、を備える。また、ａ個のシフトレジスタ群の中の、対応するＦＩＦＰメモリがないシフトレジスタ群のうち最後のシフトレジスタの入力エンド、及び（ａ−１）個の直列接続されるＦＩＦＯメモリの中の最後のＦＩＦＯメモリの入力エンドは、データ入出力エンドに接続される。
図２に示すように、３つのシフトレジスタ群ｒｅｇ＿ｇｒｏｐ１、ｒｅｇ＿ｇｒｏｐ２及びｒｅｇ＿ｇｒｏｐ３の中の各シフトレジスタ群は、２つのシフトレジスタを有する。シフトレジスタ群ｒｅｇ＿ｇｒｏｐ１は、シフトレジスタｒｅｇ１１及びｒｅｇ１２を有し、シフトレジスタ群ｒｅｇ＿ｇｒｏｐ２は、シフトレジスタｒｅｇ２１及びｒｅｇ２２を有し、シフトレジスタ群ｒｅｇ＿ｇｒｏｐ３は、シフトレジスタｒｅｇ３１及びｒｅｇ３２を有する。また、２つの直列接続されるＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２は、それぞれシフトレジスタ群ｒｅｇ＿ｇｒｏｐ１の中の最後のシフトレジスタｒｅｇ１２及びシフトレジスタ群ｒｅｇ＿ｇｒｏｐ２の中の最後のシフトレジスタｒｅｇ２２に接続される。
図３に示すように、本発明の実施例に係る画素アレイを駆動する駆動器は、表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を受信する信号入力インタフェースIと、データ処理ユニットIIと、データ処理ユニットIIの第２のメモリＣに記憶される実際輝度信号を画素アレイに出力する出力インタフェースIIIと、データ処理ユニットIIのサブ画素レンダラーＢのデータ取得モジュール１００のデータ入出力タイミングを制御するタイミング制御ユニットIVを備える。
データ処理ユニットIIは、ｍ行×ｎ列の実際画素を有する画素アレイを駆動し、各実際画素は、色が互いに異なる複数の実際サブ画素を含む。図３に示すように、データ処理ユニットIIは、第１のメモリＡ、サブ画素レンダラーＢ、第２のメモリＣ及びイネーブル信号発生器Ｄを有する。
第１のメモリＡは、表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を記憶し、表示待ち画像の理論画素アレイは、Ｍ行×Ｎ列の理論画素を有し、ただし、Ｎ＞ｎ、Ｍ≧ｍ。
サブ画素レンダラーＢは、図２に示すデータ取得モジュール１００、計算モジュール２００及び実際輝度信号発生器３００を有する。データ取得モジュール１００は、第１のメモリＡから計算待ち実際サブ画素に対応するａ×ｂ個の理論サブ画素の輝度値を取得し、且つデータ入出力エンド１１０、各ＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２、並びに各シフトレジスタ群（ｒｅｇ＿ｇｒｏｐ１〜ｒｅｇ＿ｇｒｏｐ３）の中の各シフトレジスタにより、取得したａ×ｂ個の理論サブ画素の輝度値を同時に出力する。計算モジュール２００は、データ取得モジュール１００に出力されるａ×ｂ個の理論サブ画素の輝度値の中の各理論サブ画素の輝度値により、実際サブ画素の輝度値を計算する。実際輝度信号発生器３００は、計算モジュール２００に計算される実際サブ画素の輝度値により、実際輝度信号を発生する。
第２のメモリＣは、実際輝度信号発生器３００に発生する実際輝度信号を記憶する。
タイミング制御ユニットIVは、タイミング信号ＣＬＫを送出することができ、該タイミング信号ＣＬＫは、タイミング開始信号及びタイミング終了信号を含む。
１つの実際サブ画素の輝度値を計算する場合、データ取得モジュール１００は、第１のメモリＡから計算待ち実際サブ画素に対応するａ×ｂ個の理論サブ画素の輝度値を取得する必要がある。第１群のｂ個のデータ（即ち、ｂ個の理論サブ画素の輝度値）はデータ取得モジュール１００のデータ入出力エンド１１０に送信された後、タイミング制御ユニットIVは、後続で１群のｂ個のデータを送信する毎に１つのタイミング開始信号を送出し、これにより、データ処理ユニットIIのイネーブル信号発生器Ｄは、データを記憶しているデータ取得モジュール１００のＦＩＦＯメモリに、前記ＦＩＦＯメモリにデータを読み出せるイネーブル信号を送信し、第ａ群のデータの前から（ｂ−１）個のデータはそれぞれデータ取得モジュール１００の第ａ個のシフトレジスタ群（例えば、ｒｅｇ＿ｇｒｏｐ３）の各シフトレジスタ（例えば、ｒｅｇ３１和ｒｅｇ３２）に送信された後、タイミング制御ユニットIVは、タイミング終了信号を送出し、これにより、データ取得モジュール１００のデータ入出力エンド１１０、各ＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２、並びに各シフトレジスタ群（ｒｅｇ＿ｇｒｏｐ１〜ｒｅｇ＿ｇｒｏｐ３）の中の各シフトレジスタはデータを同時に出力する。
タイミング制御ユニットIVからの開始タイミング信号を受信した後、イネーブル信号発生器Ｄは、データを記憶しているデータ取得モジュール１００のＦＩＦＯメモリに、前記ＦＩＦＯメモリにデータを読み出せるイネーブル信号を送信する。
本発明の実施例は、本発明の上記実施例に係るデータ取得モジュール１００によりデータを取得する方法を提供し、該方法は、第１の群のｂ個のデータはデータ取得モジュール１００のデータ入出力エンドに送信された後、１群のｂ個のデータを送信する毎に、データ取得モジュール１００の先入れ先出しメモリによりデータを読み出すステップと、第ａ群のデータの中の前から（ｂ−１）個のデータがそれぞれデータ取得モジュール１００の第ａ個のシフトレジスタ群の各シフトレジスタに送信された後、データ取得モジュール１００のデータ入出力エンド、各先入れ先出しメモリ及び各シフトレジスタ群の中の各シフトレジスタによりデータを同時に出力するステップと、を備える。
以下、図２を参照しつつ本発明の実施例に係るデータ取得モジュール１００の作動原理についてさらに具体的に説明する。図２に示す実施例において、１つの実際サブ画素の輝度値を計算するとき、データ取得モジュール１００は、計算待ち実際サブ画素に対応する３×３個の理論サブ画素の輝度値を取得する必要があり、即ち、ａ=３且つｂ=３。
第１群の３つのデータ（ｄ１１、ｄ１２及びｄ１３）は、データ入出力エンド１１０を介してデータ取得モジュール１００に入るとき、タイミング制御ユニットIVは、タイミング開始信号を送出しない。このとき、第１群の３つのデータは２つの直列接続されるＦＩＦＯメモリの中の最後のＦＩＦＯメモリ、即ち、ＦＩＦＯメモリｆｉｆｏ２に保存される。
第２群の３つのデータ（ｄ２１、ｄ２２及びｄ２３）は、データ入出力エンド１１０を介してデータ取得モジュール１００に入るとき、タイミング制御ユニットIVは、イネーブル信号発生器Ｄに第１個のタイミング開始信号を送出する。イネーブル信号発生器Ｄは、第１の個タイミング開始信号を受信した後、ＦＩＦＯメモリｆｉｆｏ２にイネーブル信号を送出する。ＦＩＦＯメモリｆｉｆｏ２は、イネーブル信号を受信した後、それに記憶される第１群の３つのデータ（ｄ１１、ｄ１２及びｄ１３）を直列接続される前のＦＩＦＯメモリ、即ち、ＦＩＦＯメモリｆｉｆｏ１に読み出すとともに、第２群の３つのデータ（ｄ２１、ｄ２２及びｄ２３）をＦＩＦＯメモリｆｉｆｏ２に保存する。
これによって類推し、第３群の３つのデータ（即ち、最後の群の３つのデータ）（ｄ３１、ｄ３２及びｄ３３）は、データ入出力エンド１１０を介してデータ取得モジュール１００に入るとき、２つの直列接続されるＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２において１群の３つのデータが何れも記憶されている。このとき、タイミング制御ユニットIVは、最後のタイミング開始信号を送出する。イネーブル信号発生器Ｄは、最後のタイミング開始信号を受信した後、各ＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２にイネーブル信号を送出する。各ＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２は、それらに接続されるシフトレジスタ群ｒｅｇ＿ｇｒｏｐ１及びｒｅｇ＿ｇｒｏｐ２の中の各シフトレジスタにデータを出力し始める。また、第３群の３つのデータ（ｄ３１、ｄ３２及びｄ３３）の中の２つのデータ（ｄ３１及びｄ３２）も、第３のシフトレジスタ群ｒｅｇ＿ｇｒｏｐ３の中の各シフトレジスタｒｅｇ３１及びｒｅｇ３２に入力される。
各群の３つのデータにおいて、第１個のデータ（例えば、ｄ１１）は、２回の遅延を経て２つのシフトレジスタを有するシフトレジスタ群の中の第１のシフトレジスタ（例えば、ｒｅｇ１１）に到達する。また、相応なＦＩＦＯメモリ（例えば、ｆｉｆｏ１）において１群の３つのデータの中の最後のデータ（例えば、ｄ１３）が依然に記憶されている。このとき、タイミング制御ユニットIVはタイミング終了信号を送出し、これにより、データ取得モジュール１００のデータ入出力エンド１１０、各ＦＩＦＯメモリｆｉｆｏ１及びｆｉｆｏ２、並びに各シフトレジスタ群ｒｅｇ＿ｇｒｏｐ１〜ｒｅｇ＿ｇｒｏｐ３の中の各シフトレジスタは、データを同時に出力する。これにより、３×３個のデータを同時に出力することができる。
本発明の実施例に係るデータ取得モジュール１００はハードウェア設備であり、演算速度がソフトウェアよりも高いので、本発明の実施例に係るデータ取得モジュール１００により、ａ×ｂ（例えば、３×３）個のデータを快速に取得することができる。
図４は、図３に示す計算モジュール２００の構造概略図である。本発明は計算モジュール２００の具体的な構造について限定することがなく、図４に示す計算モジュールの構造は実施例の例示に過ぎない。
図３及び図４を参照して、計算モジュール２００は、それぞれがデータ取得モジュール１００に出力されるａ×ｂ個の理論サブ画素の輝度値を受信し、受信した理論サブ画素の輝度値と対応するフィルタ係数とを乘じるａ×ｂ個の乗算器２１０を有する。また、計算モジュール２００は、さらに、加算器２２０及び変換モジュール２３０を有する。加算器２２０は、ａ×ｂ個の乗算器２１０に得られたａ×ｂ個の積を加算し、変換モジュール２３０は、加算器２２０に求められる和を実際サブ画素の実際輝度値に変換する。
図４に示す実施形態では、９つの赤色理論サブ画素と相応なフィルタ係数との積を同時に計算するとともに、９つの積の和を計算する。Ｒ１１は、データｄ１１（図２を参照）に対応する赤色理論サブ画素の輝度値を表す。これによって類推すると、Ｒ３３は、データｄ３３（図２を参照）に対応する赤色理論サブ画素の輝度値を表す。
空間フィルタリング法では、実際サブ画素の実際輝度値は、該実際サブ画素と位置的に対応する理論サブ画素の輝度値の一部と、該理論サブ画素の周囲の各理論サブ画素の輝度値の一部との和である。「理論サブ画素の輝度値の一部」は、「理論サブ画素の輝度値」に１未満の初期係数を掛けることで求められてもよい。各「理論サブ画素の輝度値」に対応する各初期係数の和は１である。
本発明では、乗算器２１０で計算されるフィルタ係数について特に限定しないが、乗算器は整数しか演算できないので、フィルタ係数は整数のはずである。本発明の実施例によれば、空間フィルタリング法に用いられる各初期係数をシフト計算して各フィルタ係数を求めてもよい。例えば、得たフィルタ係数が整数であることを確保するために、初期係数に２１６を掛けてもよい。よって、変換モジュール２３０の作用は、計算待ち実際サブ画素の実際輝度値を得るように、加算器２２０に計算される和を再びシフトすることである。例えば、変換モジュール２３０の作用は、加算器２２０に出力される和を２１６で割ることであってもよい。
縁部での実際サブ画素の実際輝度値を計算するために、データ処理ユニットIIは、さらに、表示待ち画像の理論画素アレイに対応する仮想画素アレイを形成するように、表示待ち画像の第１行及び最後の行の外側、及び第１列及び最後の列の外側に各サブ画素の輝度値が何れも０である仮想画素を補充する縁部処理器（図に示さない）を有してもよい。第１のメモリは、前記仮想画素アレイにおける各画素の各サブ画素の輝度値を受信して記憶する。
図５〜７は各種の仮想画素アレイの概略図を示す。図５は、ａ=３のとき、縁部処理器に得られる仮想画素アレイの概略図であり、図６は、ａ=５のとき、縁部処理器に得られる仮想画素アレイの概略図であり、図７は、ａ=９のとき、縁部処理器に得られる仮想画素アレイの概略図である。
本発明の実施例に係るデータ取得モジュール１００を有するデータ処理ユニットIIは、空間フィルタリング法によって表示待ち画像の各サブ画素の輝度信号を処理することに適する。
計算用の実際サブ画素の実際輝度値の複数（ａ×ｂ個）の理論サブ画素は、該実際サブ画素と位置的に対応する同じ色の理論サブ画素、及び該理論サブ画素の周囲の［（ａ×ｂ）−１］個の同じ色の理論サブ画素を備える。
本発明の好ましい実施例によれば、ａ=ｂ=３、且つ第１行の３つの理論サブ画素に対応するフィルタ係数は、それぞれ４５９、７７３３、０であってもよく、第２行の３つの理論サブ画素に対応するフィルタ係数はそれぞれ１３６３１、３１８５０、３６７０であってもよく、第３行の３つの理論サブ画素に対応するフィルタ係数はそれぞれ４５９、７７３３、０であってもよい。
上述のように、フィルタ係数は、初期係数と２１６との積であるので、第１行の３つの理論サブ画素の初期係数は、それぞれ０.００７、０.１１８、０であり、第２行の３つの理論サブ画素の初期係数は、それぞれ０.２０８、０.７８６、０.０５６であり、第３行の３つの理論サブ画素の初期係数は、それぞれ０.００７、０.１１８、０である。各初期係数の和は１である。それに応じて、変換モジュール２３０は、加算器２２０に得られる和を２１６で割るシフトユニットを有してもよく、これにより、実際サブ画素の輝度値が得られる。
以下、空間フィルタリング法によって画素アレイを駆動する方法について説明する。本発明の実施例に係る空間フィルタリング法によって画素アレイを駆動する方法は、
表示待ち画像における各理論画素の各理論サブ画素の輝度値を取得するステップ（図３に示す第１のメモリＡにより実行される）と、
実際サブ画素の実際輝度値を計算する（図３に示すサブ画素レンダラーＢにより実行される）ステップと、
算出した実際輝度により画素アレイにおける相応な実際サブ画素を駆動するステップと、を備える。
実際サブ画素の実際輝度値を計算するステップは、
計算待ち実際サブ画素に対応する複数の理論サブ画素の理論階調信号値を取得する（図３に示すデータ取得モジュール１００により実行される）ステップと、
取得した計算待ち実際サブ画素に対応する複数の理論サブ画素の中の各理論サブ画素の階調信号値により、実際サブ画素の階調信号値を計算する（図３に示す計算モジュール２００により実行される）ステップと、
算出した実際サブ画素の輝度値に対応する実際輝度信号を生成するステップ（図３に示す実際輝度信号発生器３００により実行される）と、を備える。
空間フィルタリング法によって画素アレイを駆動することによれば、表示される画像は同じサイズでもより高い解像度を有する表示効果に到達できる。本発明では、ハードウェア（即ち、データ取得モジュール１００）により空間フィルタリング法に用いられる複数の理論サブ画素の輝度値を取得するので、本発明に提供される駆動方法は、消費時間が短くなり、効率が高くなり、本発明に係る画素アレイを含む表示装置の反応速度を向上することができる。
本発明の実施例によれば、データ処理ユニットIIは同一のFPGＡに集積される。
図８〜１０は、本発明の実施例に係る駆動器により駆動可能な画素アレイの各種のサブ画素の配列方式を示す。
図８に示す配列方式では、画素アレイの中の実際サブ画素は、「品」字状に配列される。具体的には、第２行の実際サブ画素は第１行の実際サブ画素から半分の実際サブ画素でずらしている。
本発明に適用の画素アレイにおいて、各実際サブ画素のサイズは、各理論サブ画素のサイズよりも大きい。例示的な実施例では、各実際サブ画素の横縦比は２：３（図４におけるｂ〜ｇに示す）〜１：１（図５に示す）であり、各理論サブ画素の横縦比は１：３（図４のａに示す）又は１：４である。実際サブ画素は、尺寸がより大きいであるため、製造し易くなる。
本発明の実施例に係るデータ処理ユニットIIによれば、空間フィルタリング法を快速に実行することができ、画素アレイの駆動に要する時間を短縮することができ、表示装置の応答速度を向上できる。
本発明の実施例によれば、出力インタフェースIIIは、携帯機器プロセッサーインタフェース（即ち、ＤＶＩインタフェース）を有し、信号入力インタフェースIは、デジタルビデオインタフェース（即ち、ＭＩＰＩインタフェース）を有する。
本発明に係る画素アレイを駆動する駆動器は、画素アレイを有する表示装置に用いられる。前記画素アレイは、複数の画素を備え、各画素は、色の異なる３つのサブ画素を有してもよく、前記サブ画素の横縦比は２：３〜１：１である。
前記表示装置は、テレビ、コンピュータ、携帯電話、タブレットコンピュータ等の電子機器であってもよい。
ここで、本発明に提供されるデータ取得モジュール及びデータ取得方法は、表示分野に応用することに限らず、データを取得する必要のあるその他の分野に応用することもできる。
上記実施形態は、本発明の原理を説明するための例示的な実施形態に過ぎず、本発明はこれに限らない。当業者は、本発明の趣旨及び範囲から逸脱しない前提で各種の変更及び変形することができる。これらの補正及び変形も本発明の保護範囲内に入る。
１００ データ取得モジュール
１１０ データ入出力エンド
２００ 計算モジュール
２１０ 乗算器
２２０ 加算器
２３０ 変換モジュール
３００ 実際輝度信号発生器

Claims (10)

  1. データ取得モジュールであって、
    データ入出力エンドであって、データが前記データ入出力エンドを介して前記データ取得モジュールに入り、データを単独に出力できるデータ入出力エンドと、
    それぞれが（ｂ−１）個の直列接続されるシフトレジスタを有し、各シフトレジスタの出力エンドがデータを単独に取得でき、ａ及びｂが１を超える整数であるａ個のシフトレジスタ群と、
    それぞれが（ａ−１）個のシフトレジスタ群に対応し、それぞれの出力エンドが対応するシフトレジスタ群の中の最後のシフトレジスタの入力エンドに接続され、それぞれの出力エンドがデータを単独に出力できる（ａ−１）個の直列接続される先入れ先出しメモリと、を備え、
    ａ個のシフトレジスタ群の中の、対応する先入れ先出しメモリのないシフトレジスタ群の中の最後のシフトレジスタの入力エンド、及び（ａ−１）個の直列接続される先入れ先出しメモリの中の最後の先入れ先出しメモリの入力エンドは、前記データ入出力エンドに接続される、データ取得モジュール。
  2. 画素アレイを駆動するデータ処理ユニットであって、前記画素アレイはｍ行×ｎ列の実際画素を有し、各実際画素は、色が互いに異なる複数の実際サブ画素を有し、前記データ処理ユニットは、
    Ｍ行×Ｎ列（Ｎ＞ｎ、Ｍ≧ｍ）の理論画素を有する表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を記憶する第１のメモリと、
    サブ画素レンダラーであって、
    前記第１のメモリから計算待ち実際サブ画素に対応するａ×ｂ個の理論サブ画素の輝度値を取得し、データ入出力エンド、各先入れ先出しメモリおよび各シフトレジスタ群の中の各シフトレジスタにより、取得したａ×ｂ個の理論サブ画素の輝度値を同時に出力する、請求項１に記載のデータ取得モジュールと、
    前記データ取得モジュールに出力されるａ×ｂ個の理論サブ画素の輝度値の中の各理論サブ画素の輝度値により実際サブ画素の輝度値を計算する計算モジュールと、
    前記計算モジュールに計算される実際サブ画素の輝度値により実際輝度信号を発生する実際輝度信号発生器と、を備えるサブ画素レンダラーと、
    開始タイミング信号を受信した後、データを記憶している前記データ取得モジュールの先入れ先出しメモリに、前記先入れ先出しメモリにデータを読み出せるイネーブル信号を送信するイネーブル信号発生器と、
    前記実際輝度信号発生器に発生する実際輝度信号を記憶する第２のメモリと、を備える、データ処理ユニット。
  3. 前記計算モジュールは、
    それぞれが前記データ取得モジュールに出力されるａ×ｂ個の理論サブ画素の輝度値を受信し、受信した理論サブ画素の輝度値と対応するフィルタ係数とを乗ずるａ×ｂ個の乗算器と、
    ａ×ｂ個の乗算器により得られるａ×ｂ個の積の和を求める加算器と、
    前記加算器に求められる和を実際サブ画素の実際輝度値に変換する変換モジュールと、を備える、請求項２に記載のデータ処理ユニット。
  4. さらに、表示待ち画像の理論画素アレイに対応する仮想画素アレイを形成するように、表示待ち画像の第１行及び最後の行の外側及び第１列及び最後の列の外側に、各サブ画素の輝度値が何れも０である仮想画素を補充する縁部処理器を備え、
    前記第１のメモリは前記仮想画素アレイの各画素の各サブ画素の輝度値を受信して記憶する、請求項２に記載のデータ処理ユニット。
  5. 前記フィルタ係数は初期係数と２１６との積であり、各初期係数の和は１であり、
    前記変換モジュールは、実際サブ画素の輝度値を得るように、前記加算器により得られる和を２１６で割るシフトユニットを備える、請求項３に記載のデータ処理ユニット。
  6. ａ=３、ｂ=３、且つ第１行の理論サブ画素に対応するフィルタ係数はそれぞれ４５９、７７３３、０であり、第２行の理論サブ画素に対応するフィルタ係数はそれぞれ１３６３１、３１８５０、３６７０であり、第３行の理論サブ画素に対応するフィルタ係数はそれぞれ４５９、７７３３、０である、請求項５に記載のデータ処理ユニット。
  7. 画素アレイを駆動する駆動器であって、
    表示待ち画像の理論画素アレイにおける各理論画素の各理論サブ画素の輝度値を受信する信号入力インタフェースと、
    請求項２〜６の何れか１項に記載のデータ処理ユニットと、
    前記データ処理ユニットの第２のメモリに記憶される実際輝度信号を画素アレイに出力する出力インタフェースと、
    データ処理ユニットのサブ画素レンダラーのデータ取得モジュールのデータ入出力タイミングを制御するタイミング制御ユニットと、を備え、
    第１群のｂ個のデータが前記データ取得モジュールのデータ入出力エンドに送信された後、前記タイミング制御ユニットは、後続で１群のｂ個のデータを送信する毎に、１つのタイミング開始信号を送出し、これにより、データ処理ユニットのイネーブル信号発生器は、データを記憶している前記データ取得モジュールの先入れ先出しメモリに、前記先入れ先出しメモリにデータを読み出せるイネーブル信号を送出し、
    第ａ群のデータの中の前から（ｂ−１）個のデータはそれぞれ前記データ取得モジュールの第ａ個のシフトレジスタ群の各シフトレジスタに送信された後、前記タイミング制御ユニットは、タイミング終了信号を送出し、これにより、前記データ取得モジュールのデータ入出力エンド、各先入れ先出しメモリおよび各シフトレジスタ群の中の各シフトレジスタはデータを同時に出力する、駆動器。
  8. 前記出力インタフェースは、携帯機器プロセッサインタフェースを有し、さらに/或いは
    前記信号入力インタフェースは、デジタルビデオインタフェースを有する、請求項７に記載の駆動器。
  9. 表示装置であって、画素アレイ及び請求項７又は８に記載の画素アレイを駆動する駆動器を備え、前記画素アレイは、複数の画素を有し、各画素は色が異なる３つのサブ画素を有し、前記サブ画素の横縦比は２：３〜１：１である、表示装置。
  10. 請求項１に記載のデータ取得モジュールによりデータを取得する方法であって、
    第１群のｂ個のデータが前記データ取得モジュールのデータ入出力エンドに送信された後、１群のｂ個のデータを送信する毎に、前記データ取得モジュールの先入れ先出しメモリによりデータを読み出すことと、
    第ａ群のデータの中の前から（ｂ−１）個のデータはそれぞれ前記データ取得モジュールの第ａ個のシフトレジスタ群の各シフトレジスタに送信された後、前記データ取得モジュールのデータ入出力エンド、各先入れ先出しメモリ及び各シフトレジスタ群の中の各シフトレジスタによりデータを同時に出力することと、を備える、方法。
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