JPH10326258A

JPH10326258A - データ演算システムおよび方法

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Publication number: JPH10326258A
Application number: JP9136443A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-05-27
Filing date: 1997-05-27
Publication date: 1998-12-08
Also published as: TW455811B; US6330295B1; EP0881582A2; KR19980087388A

Abstract

(57)【要約】【課題】処理する画素データの数が多くなった場合に
も対応できるようにする。【解決手段】処理する画素データの数が多くなってき
たとき、データ演算装置１にデータ演算装置２をさらに
付加する。データ演算装置１にＭ個の画素列を処理さ
せ、データ演算装置２に続くＭ個の画素列を処理させ
る。ポインタ生成回路２０においては、前半のＭ個の画
素列を取り込まないように、ポインタを遅延して発生さ
せるようにする。選択信号発生回路３１は、出力SAM部
１４または出力SAM部２４より出力されたデータを適宜
選択する選択信号を発生し、セレクタ３０に出力して選
択させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ演算システ
ムおよび方法に関し、特に、入力および出力の動作タイ
ミングを遅延させることにより、処理する画素データの
数が多くなった場合にも対応できるようにしたデータ演
算システムおよび方法に関する。

【０００２】

【従来の技術】従来のデータ演算装置としては、IEEE 1
990 CUSTOM INTEGRATED CIRCUITS CONFERENCE ,P17. 3.
1 に記載のSVP(Serial Video Processsor)と呼ばれるプ
ロセッサがある。このSVPは、映像信号をリアルタイム
でデジタル処理するプロセッサで、１０２４個のプロセ
ッサを１チップに収めたものである。そしてこのSVP
は、SIMD（Single Instruction stream/Multiple Data
stream）構造で、水平走査線の画素データを並列処理可
能である。ここで、SIMDとは、コンピュータのデータ処
理方式の１つで、データは異なるが、同一の仕事を同時
処理するものである。

【０００３】図８は、SIMD制御並列プロセッサの構成例
を示している。このSIMD制御並列プロセッサは、プログ
ラム制御装置１７、入力SAM（Serial Access Memory)部
１１、データメモリ部１２、演算回路部１３、および、
出力SAM部１４で構成されている。

【０００４】入力SAM部１１、データメモリ部１２、演
算回路部１３、および、出力SAM部１４は、リニアアレ
イ（直線配列）型に並列化されたプロセッサエレメント
郡を構成している。これらのプロセッサエレメント１５
は、プログラム制御装置１７が有する１つのプログラム
に従って、連動して制御される（即ち、SIMD制御され
る）。プログラム制御装置１７は、プログラムメモリ
や、そのプログラムを進行させるシーケンス制御回路な
どを有し、プログラムメモリに予め書き込まれたプログ
ラムに従って、各種制御信号を発生して、各種回路を制
御する。

【０００５】なお、入力SAM部１１、データメモリ部１
２、出力SAM部１４は、主にメモリで構成されいる。詳
細に説明は省略するが、図１の装置においては、これら
のメモリのための「ロウ(ROW)」アドレスデコーダは、
プログラム制御装置１７に含まれているものとする。

【０００６】並列化されたプロセッサエレメント１５
（単一エレメント分）は、図８において斜線で示した部
分に対応し、複数のプロセッサエレメント１５が、図中
において横方向に配列されている。即ち、図８の斜線の
部分だけで、１つのプロセッサに対応する構成要素を有
している。

【０００７】次に、図８の画像処理用のリニアアレイ型
並列プロセッサの動作に付いて説明する。

【０００８】入力データ（１画素分の画像データ）は、
プログラム制御装置１７からの制御信号により、入力SA
M部１１に供給される。このデータは、図中の左端のプ
ロセッサエレメント１５から右端のプロセッサエレメン
ト１５に向けて順次移動するので、入力データは、左端
のプロセッサエレメント１５の入力SAM部１１（入力SAM
セル）から、右側のプロセッサエレメント１５の入力SA
Mセルに順次供給される。

【０００９】プロセッサエレメント１５の数は、画像信
号の１水平走査期間の画素数Ｈ以上に設計されているの
で、画像信号の１水平走査期間分の画素データを、入力
SAM部１１に蓄積することができる。このような入力動
作は、水平走査期間毎に繰り返される。

【００１０】プログラム制御装置１７は、このようにし
て画像信号の１水平走査期間のデータが入力SAM部１１
に蓄積されるごとに、プログラムに従って入力SAM部１
１、データメモリ部１２、演算回路部１３、および出力
SAM部１４を以下のようにＳＩＭＤ制御して処理を実行
する。また、ＳＩＭＤ制御であるから、以下の動作は全
てのプロセッサエレメント１５において並列して同様に
実行される。

【００１１】入力SAM部１１に蓄積された１水平走査期
間分の入力データは、次の水平走査帰線期間において、
必要に応じて入力SAM部１１からデータメモリ部１２へ
転送され、その後の演算処理に使われる。

【００１２】入力SAM部１１からデータメモリ部１２へ
のデータの転送においては、プログラム制御装置１は、
入力SAM読み出し信号により入力SAM部１１の所定のビッ
トのデータを選択してアクセスした後、メモリアクセス
信号を出して、そのデータを、データメモリ部１２の所
定のメモリセルへ書き込んでいく。

【００１３】次に、プログラム制御装置１７は、プログ
ラムに応じて、各プロセッサエレメント１５の演算回路
部１３に、そのプロセッサエレメント１５のデータメモ
リ部１２に保持されているデータを供給し、そのデータ
に対して算術演算あるいは論理演算を行わせる。そし
て、その演算結果は、データメモリ部１２の所定のアド
レスに書き込まれる。

【００１４】図９は、演算回路部１３の構成例を示して
いる。データメモリ部１２からのデータは、セレクタ
（sel）８０を介してレジスタ（reg）８４に供給され、
セレクタ（sel）８１を介してレジスタ（reg）８５に供
給され、さらにセレクタ（sel）８２を介してレジスタ
（reg）８６に供給される。セレクタ８０は、予め設定
されている値１、データメモリ部１２からのデータ、お
よびレジスタ８４から供給されるデータの中から、１つ
のデータを選択し、レジスタ８４に供給するようになさ
れている。このセレクタ８０が、３つの入力いずれかを
選択するかは、プログラム制御装置１からの信号により
指示される。また、レジスタ（reg）８３は、全加算器
９１の出力するキャリーオーバーのデータを保持するよ
うになされている。

【００１５】論理積回路８８は、レジスタ８４とレジス
タ８５に保持されているデータの論理積を演算するよう
になされている。排他的論理和回路８９は、論理積回路
８８の出力と、プログラム制御回路１７から供給される
データとの排他的論理和を演算し、その演算結果を全加
算器９１に出力している。全加算器９１はまた、レジス
タ８６とレジスタ８７に保持されているデータが供給さ
れている。全加算器９１は、これらの３つの入力の加算
を行い、その演算結果生成された和（sum）とキャリー
オーバーとを、セレクタ（sel）９２に出力するように
なされている。このうちキャリーオーバーはセレクタ
（sel）８３にも供給されている。

【００１６】セレクタ９０は、排他的論理和回路８９か
ら供給されるデータと、レジスタ８６から供給されるデ
ータの一方を選択し、セレクタ９２に出力している。セ
レクタ９２は、セレクタ９０からの入力、全加算器９１
からの２つの入力の、合計３つの入力のうちのいずれか
１つを選択し、データメモリ部１２に出力している。セ
レクタ９０とセレクタ９２の選択は、プログラム制御装
置１７からの信号により制御されている。

【００１７】例えば、プログラム制御装置１７からの信
号により、セレクタ８０を制御し、そこに入力されてい
る値１を選択させ、レジスタ８４に保持させる。その結
果、論理積回路８８の一方の入力に、レジスタ８４に保
持されている論理１が入力されるので、データメモリ部
１２により供給され、レジスタ８５に保持されているデ
ータは、そのまま論理積回路８８を通過し、排他的論理
和回路８９を介して、全加算器９１に入力される。全加
算器９１は、排他的論理和回路８９より入力されるデー
タ（レジスタ８５から供給されたデータ）、データメモ
リ部１２より供給され、レジスタ８６に保持されたデー
タ、およびレジスタ８７に保持されている前回の演算時
に発生したキャリーオーバーのデータを加算し、その加
算結果と、新たに生成したキャリーオーバーのデータを
セレクタ９２に出力する。キャリーオーバーはまた、レ
ジスタ８７に供給され、保持される。

【００１８】プログラム制御装置１７はまた、セレクタ
９２を制御して、全加算器９１の出力するキャリーオー
バーを選択し、データメモリ部１２に出力させることが
できる。あるいはまた、セレクタ９０で排他的論理和回
路８９またはレジスタ８６からより供給されたデータの
一方を選択し、これをさらにセレクタ９２で選択させ
て、データメモリ部１２に供給することができる。

【００１９】プログラム制御装置１７は、論理積回路８
８より出力されるデータの論理を反転して、全加算器９
１に供給したいとき、排他的論理和回路８９の一方の入
力に論理１を出力する。このようにすると、排他的論理
和回路８９は、論理積回路８８より論理１が出力された
とき、論理０を出力し、論理積回路８８より論理０が入
力されたとき、論理１を出力する。

【００２０】また、プログラム制御回路１７は、新たに
入力されたデータと、前回のデータとの論理積を演算さ
せる場合には、セレクタ８０がレジスタ８４の保持して
いるデータを再び選択する。こうすることで、レジスタ
８５に次のデータが保持されるので、論理積回路８８に
は、現在のデータと直前のデータとが入力され、その論
理積が演算される。セレクタ８０によるレジスタ８４の
出力の選択を繰り返すことにより、新たな入力データと
過去の入力データの演算が可能となる。

【００２１】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算したデータは、出力SAM
部１４に転送される。

【００２２】このように、１水平走査期間のうちに、入
力SAM部１１に蓄積された入力データのデータメモリ部
１２への転送、演算回路部１３による演算、および、出
力SAM部１４へのデータの転送が、ビットを単位とするS
IMD制御プログラムに従って実行される。そして、この
処理は、水平走査期間を単位として、順次繰り返され
る。

【００２３】そして、出力SAM部１４に転送された出力
データは、さらに次の水平走査期間において、出力SAM
部１４から出力される。

【００２４】以上のように、入力データを入力SAM部１
１に書き込む入力処理、プログラム制御装置１７によ
る、入力SAM部１１に蓄積された入力データのデータメ
モリ部１２への転送、演算回路部１３による演算、およ
び、出力SAM部１４への出力データの転送の演算処理、
並びに、出力データを出力SAM部１４から出力させる出
力処理の３つの処理が、各入力データに対して行われ
る。なお、これらの３つの処理は、画像信号の１水平走
査期間を単位とするパイプライン処理として実行され
る。

【００２５】１つの水平走査期間の入力データに注目す
れば、そのデータに対する３つの処理には、各処理にお
いて１水平走査期間に対応する時間が経過するので、合
計水平走査期間の３倍に対応する時間がかかるが、３つ
の処理がパイプライン処理として並列に実行されるの
で、平均して、１水平走査期間分の入力データあたり１
水平走査期間に対応する時間で処理を行うことができ
る。

【００２６】

【発明が解決しようとする課題】従来例で示したデータ
演算装置は、画像信号の１水平走査期間の各々の画素
を、各プロセッサエレメントに割り当てて演算処理を行
っている。しかしながら、画像信号の１水平走査線あた
り数百画素から数千画素まで様々なフォーマットがあ
る。そのため、１つのデータ演算装置に、扱われる可能
性のある最大の画素数以上のプロセッサエレメントを有
していなければならないのだが、これは、画素数の少な
い画像信号を扱う際に、消費電力の面で大きく無駄にな
る課題があった。

【００２７】また、１つのデータ演算装置に有している
プロセッサエレメント数よりも多い画素数の水平走査線
を処理する場合に、水平走査線が分割され、複数のデー
タ演算装置に割り当てられるのだが、画素の切れ目にあ
たるデータを割り当てられたプロセッサエレメントは、
画素の切れ目の他端のデータを担当する他のデータ演算
装置のプロセッサエレメントとデータの転送を行う。

【００２８】しかしながら、このデータ演算装置が半導
体チップである場合などには、このデータの転送が処理
速度の低下を招く課題があった。

【００２９】本発明はこのような状況に鑑みてなされた
ものであり、様々な大きさのデータに対応でき、また、
処理速度の低下を招かないようにするものである。

【００３０】

【課題を解決するための手段】請求項１に記載のデータ
演算システムは、データ演算装置のうちの第１のデータ
演算装置の取り込み部におけるシリアルデータの取り込
みを、データ演算装置のうちの第２のデータ演算装置の
取り込み部におけるシリアルデータの取り込みに較べて
遅延させる入力遅延手段と、第１のデータ演算装置の出
力部におけるシリアルデータの出力を、第２のデータ演
算装置の出力部におけるシリアルデータの出力に較べて
遅延させる出力遅延手段とを備えることを特徴とする。

【００３１】請求項１に記載のデータ演算システムにお
いては、入力遅延手段が、データ演算装置のうちの第１
のデータ演算装置の取り込み部におけるシリアルデータ
の取り込みを、データ演算装置のうちの第２のデータ演
算装置の取り込み部におけるシリアルデータの取り込み
に較べて遅延させ、出力遅延手段が、第１のデータ演算
装置の出力部におけるシリアルデータの出力を、第２の
データ演算装置の出力部におけるシリアルデータの出力
に較べて遅延させる。例えば、第２の装置における入力
動作および出力動作の終了を待ってから、第１のデータ
演算装置におけるデータの入力動作および出力動作を開
始することができる。

【００３２】

【発明の実施の形態】図１は、本発明のデータ演算シス
テムの構成例を示すブロック図であり、図８と図９に示
した従来の構成例と対応する部分には同一の符号を付し
てあり、その説明は、適宜省略する。図１の構成例にお
いては、データ演算装置が２台設けられている。すなわ
ち、データ演算装置１の入力SAM部１１とデータ演算装
置２の入力SAM部２１に入力信号が入力されるようにな
されている。また、データ演算装置１のポインタ生成回
路１０とデータ演算装置２のポインタ生成回路２０に入
力起動信号が入力され、データ演算装置１のポインタ生
成回路１６とデータ演算装置２のポインタ生成回路２６
に出力起動信号が入力されるようになされている。ま
た、この出力起動信号は、選択信号発生回路３１にも入
力されている。データ演算装置１の出力SAM部１４から
出力されたデータと、データ演算装置２の出力SAM部２
４より出力されたデータは、セレクタ３０に供給され、
選択信号発生回路３１からの選択信号に対応して、その
一方が選択されて出力されるようになされている。

【００３３】この構成例においては、データ演算装置１
が、図８に示したように、入力SAM部１１乃至出力SAM部
１４の他、プログラム制御装置１７（図２参照）を有し
ている。さらに、このデータ演算装置１においては、入
力SAM部１１の入力アドレスを指定するポインタを生成
するポインタ生成回路１０と、出力SAM部１４の出力ア
ドレスを指定するポインタを生成するポインタ生成回路
１６が図示されている。

【００３４】同様に、データ演算装置２は、基本的にデ
ータ演算装置１と同様に構成されており、データ演算装
置１におけるポインタ生成回路１０乃至プログラム制御
装置１７に対応するポインタ生成回路２０乃至プログラ
ム制御装置２７により構成されている。

【００３５】そして、データ演算装置１における入力SA
M部１１乃至出力SAM部１４は、複数のプロセッサエレメ
ント１５を形成しており、同様に、データ演算装置２に
おいても、入力SAM部２１乃至出力SAM部２４は、複数の
プロセッサエレメント２５を有している。

【００３６】図２は、このうちのデータ演算装置１の構
成例を表している。この図２においては、図１において
図示を省略したプログラム制御装置１７が示されてい
る。図示は省略するが、データ演算装置２も、プログラ
ム制御装置２７が設けられている。

【００３７】図３は、ポインタ生成回路１０の構成例を
表している。図示は省略するが、ポインタ生成回路２０
も、同様の構成とされている。

【００３８】図３に示すように、微分回路５０は、遅延
回路５４、インバータ５５、およびアンド回路５６によ
り構成されている。遅延回路５４には、図示せぬ回路か
らブランキング期間においてＬレベルとなる水平同期信
号（ブランキング信号）が入力されている。このブラン
キング信号は、アンド回路５６にも入力されている。遅
延回路５４は、入力されたブランキング信号を１ブロッ
ク分遅延して、インバータ５５に出力している。インバ
ータ５５は、入力された信号の論理を反転して、アンド
回路５６に供給している。アンド回路５６は、ブランキ
ング信号とインバータ５５の出力信号の論理積を演算
し、演算結果をカウンタ５２のリセット端子に供給して
いる。

【００３９】レジスタ５１には、外部の装置から遅延時
間に対応するデータがロードされるようになされてい
る。比較器５３は、レジスタ５１の保持している値と、
カウンタ５２のカウント値とを比較し、その比較結果を
カウンタ５２に出力し、カウンタ５２のカウント動作を
停止させるとともに、ポインタとして、入力SAM部１１
のpti（図５参照）に供給するようになされている。

【００４０】図４は、選択信号発生回路３１の構成例を
表している。この構成例においては、微分回路６０が、
遅延回路６４、インバータ６５、アンド回路６６により
構成されている。遅延回路６４には、図示せぬ回路から
ブランキング信号が入力され、１クロック分遅延され
て、インバータ６５に出力されるようになされている。
インバータ６５は、入力された信号を、その論理を反転
して、アンド回路６６の一方の入力に供給している。ア
ンド回路６６の他方の入力には、ブランキング信号がそ
のまま入力されている。アンド回路６６は、インバータ
６５からの入力とブランキング信号の論理積を演算し
て、カウンタ６２のリセット端子に入力している。カウ
ンタ６２は、リセット端子に信号が入力されると、カウ
ント値を０にリセットし、計数動作を開始するようにな
されている。レジスタ６１には、遅延時間に対応するデ
ータがロードされるようになされている。比較器および
デコーダ６３は、レジスタ６１に保持されている値とカ
ウンタ６２のカウント値とを比較し、その比較結果に対
応して、例えばレジスタ６１の出力がカウンタ６２のカ
ウント値より小さいとき、論理０を出力し、大きいと
き、論理１を選択信号として、セレクタ３０に出力する
ようになされている。

【００４１】図５は、入力SAM部１１の１つのプロセッ
サエレメント中の１ワード分の構成例を表している。同
図に示すように、data０乃至data３１に、１ワード（３
２ビット）分のデータがパラレルに入力されるようにな
されている。data０乃至data３１には、メモリセル１０
０乃至メモリセル１３１が接続されており、これらのメ
モリセルは、トランジスタ１００Ａ，１００Ｂ乃至１３
１Ａ，１３１Ｂを有している。トランジスタ１００Ａ，
１０１Ａ，１０２Ａ，・・・，１３１Ａのベースには、
シフトレジスタ９０の出力が記憶されるラインptoが接
続されており、その入力端子には、ラインdata０乃至da
ta３１が接続されている。トランジスタ１００Ａ，１０
１Ａ，１０２Ａ，・・・，１３１Ａの出力は、キャパシ
タ１００Ｃ及至１３１Ｃと、トランジスタ１００Ｂ，１
０１Ｂ，１０２Ｂ，・・・，１３１Ｂの入力に接続され
ている。トランジスタ１００Ｂ，１０１Ｂ，１０２Ｂ，
・・・，１３１Ｂの出力は、read bit lineに接続され
ており、そのベースは、各アドレスラインaddress０乃
至address３１に接続されている。

【００４２】シフトレジスタ９０は、ラインptiより入
力されたデータを、ラインptoに、ラインsftに入力され
るクロックに同期して出力するようになされている。ま
た、このシフトレジスタ９０は、ラインrstに入力され
るリセット信号に対応してリセットされるようになされ
ている。

【００４３】図６は、出力SAM部１４の構成例を表して
いる。この出力SAM部１４のシフトレジスタ１９０、メ
モリセル２００乃至２３１、トランジスタ２００Ａ乃至
２３１Ｂ、キャパシタ２００Ｃ及至２３１Ｃは、図５に
おけるシフトレジスタ９０、メモリセル１００乃至１３
１、トランジスタ１００Ａ乃至１３１Ｂ、キャパシタ１
００Ｃ及至１３１Ｃと基本的に同様の構成とされてい
る。

【００４４】但し、図５においては、ラインdata０乃至
data３１よりメモリセル１００乃至メモリセル１３１に
書き込まれたデータを、read bit lineから１ビットず
つ読み出すように構成されているのに対し、図６の出力
SAM部１４においては、writebit lineから１ビットずつ
メモリセル２００乃至メモリセル２３１のキャパシタ２
００Ｃ及至２３１Ｃに書き込まれたデータがラインdata
０乃至data３１からワード単位で読み出されるようにな
されている。

【００４５】なお、演算回路部１３，２３は、図９に示
した場合と同様に構成される。

【００４６】次に、その動作について説明する。いま、
データ演算装置１とデータ演算装置２は、それぞれＭ個
のプロセッサエレメント１５またはプロセッサエレメン
ト２５を有しているものとする。そして、１水平走査線
あたりＮ個の画素データが入力信号を通じてシリアルに
順次入力されるものとする。この場合、各データ演算装
置１とデータ演算装置２においては、左右に隣接するＬ
個のプロセッサエレメント１５または２５から適宜デー
タの供給を受け、これを用いて演算に使用するものとす
る。簡単のため、Ｎ＞Ｍであり、かつ、Ｎ／２＜Ｍ−Ｌ
とする。

【００４７】この場合、データ演算装置１のポインタ生
成回路１０とポインタ生成回路１６のレジスタ５１（以
下、説明の便宜上、図３のポインタ生成回路１０の構成
を、ポインタ生成回路１６、ポインタ生成回路２０、ま
たはポインタ生成回路２６の構成としても適宜引用す
る）に０が設定され、ポインタ生成回路２０とポインタ
生成回路２６のレジスタ５１には、値Ｍ−２Ｌが設定さ
れる。さらに、図４に示す選択信号発生回路３１のレジ
スタ６１には、値Ｍ−Ｌが設定される。

【００４８】さらにいま、簡単のため、Ｍ＝１０，Ｎ＝
１６，Ｌ＝２とする。

【００４９】この場合、図３に示すポインタ生成回路１
０のブランキング信号として、Ｈレベルの信号が入力さ
れると、その期間に１６個の画素データＰ１乃至Ｐ１６
が順次入力されることになる。そして、ブランキング信
号のレベルがＬレベルになったとき、水平帰線期間中で
あるので、画素データが入力されてこないことになる。
換言すれば、ブランキング信号のレベルがＬレベルから
Ｈレベルに反転したタイミングにおいて、画素データの
入力が開始されることになる。

【００５０】そこで、微分回路５０においては、遅延回
路５４でブランキング信号を１クロック分遅延した後、
インバータ５５でそのレベルを反転させる。アンド回路
５６でインバータ５５の出力とブランキング信号の論理
積を演算すると、ブランキング信号がＬレベルからＨレ
ベルに変化したタイミングにおいて、１クロック分のパ
ルスが生成される。カウンタ５２は、このパルスが供給
されるとリセットされ、以後、クロックをカウントアッ
プする動作を開始する。

【００５１】また、レジスタ５１には、値０が設定され
ている。カウンタ５２は、クロックが供給される毎に、
そのカウント値を１ずつインクリメントする。比較器５
３は、カウンタ５２とレジスタ５１の出力を比較し、カ
ウンタ５２のカウント値がレジスタ５１と同一の値にな
ったとき、入力を取り込むためのパルスポインタを発生
する。いまの場合、カウンタ５２のカウント値がリセッ
トされたとき、比較器５３から直ちにパルスが出力され
る。そして、カウンタ５２のカウント動作は、比較器５
３からパルス（ポインタ）が出力されたとき禁止され
る。

【００５２】比較器５３の出力したパルス（ポインタ）
は、図５の入力SAM部１１のラインptiからシフトレジス
タ９０に入力され、クロックに同期してラインptoから
後段に順次転送される。各プロセッサエレメント１５に
おける入力SAM部１１において、シフトレジスタ９０の
出力がＨレベルになると、トランジスタ１００Ａ乃至１
３１Ａがオンし、ラインdata０乃至data３１から供給さ
れている１ワード分のデータが、メモリセル１００乃至
メモリセル１３１のキャパシタ１００Ｃ及至１３１Ｃに
保持される。

【００５３】以上の動作が、各プロセッサエレメント１
５において、同様に行われる。その結果、Ｐ１及至Ｐ１
６の画素データが入力されたとすると、Ｍ（＝１０）個
の画素データＰ１及至Ｐ１０がデータ演算装置１で保持
される。

【００５４】一方、データ演算装置２のポインタ生成回
路２０においては、レジスタ５１に値６（＝Ｍ−２Ｌ＝
１０−４）が設定されている。比較器５３は、カウンタ
５２のカウント値がレジスタ５１に保持されている値と
等しくなったとき、パルス（ポインタ）を発生する。そ
の結果、データ演算装置２の入力SAM部２１の各プロセ
ッサエレメント２５の入力SAM部２１には、それ以後入
力される画素データＰ７，Ｐ８，Ｐ９，・・・，Ｐ１６
が記憶される。

【００５５】以上のようにして、入力SAM部１１と入力S
AM部２１で取り込まれたデータは、それぞれデータメモ
リ部１２またはデータメモリ部２２に転送され、記憶さ
れ、さらにそこから演算回路部１３または演算回路部２
３に転送されて、所定の演算が行われる。

【００５６】そして、演算回路部１３または演算回路部
２３における演算において、上述したように、左側また
は右側に隣接するＬ個（いまの場合、２個）の画素デー
タが適宜転送されて、演算に用いられる。しかしなが
ら、図１において、データ演算装置１の右端の２個のプ
ロセッサエレメント１５においては、それより右側のプ
ロセッサエレメントは存在しないため、右側の画素デー
タを取り込むことができない。従って、その演算結果
は、不正確なものとなる。

【００５７】同様に、図１のデータ演算装置２における
左端の２個のプロセッサエレメント２５における演算に
おいては、それより左側のプロセッサエレメントからの
完全なデータの供給を受けることができないので、その
演算結果も、不正確なものとなる。

【００５８】しかしながら、この実施の形態において
は、上述したように、データ演算装置１とデータ演算装
置２に対して、それぞれ一部のデータ（Ｐ７乃至Ｐ１０
の４個の画素データ）を重複して記憶するようにしてい
るので、正確な値を有する演算結果だけを取り出すこと
ができるようになされている。

【００５９】すなわち、データ演算装置１のポインタ生
成回路１６は、その比較器５３から１０個のプロセッサ
エレメント１５が処理した結果Ｑ１乃至Ｑ１０を全て出
力するようにポインタを発生する。同様に、データ演算
装置２のポインタ生成回路２６は、その比較器５３から
１０個のプロセッサエレメント２５の処理結果Ｑ７乃至
Ｑ１６を全て出力するようにポインタを出力する。

【００６０】その結果、図７に示すように、データ演算
装置１の出力SAM部１４からＱ１，Ｑ２，Ｑ３，・・
・，Ｑ１０が出力され、データ演算装置２の出力SAM部
２４からはＱ７，Ｑ８，Ｑ９，・・・，Ｑ１６が出力さ
れる。これらの出力は、いずれも図１のセレクタ３０に
入力される。そして、これらの出力のうち、Ｑ７，Ｑ
８，Ｑ９，Ｑ１０は、同一のタイミングで出力される。

【００６１】これに対して、図４の選択信号発生回路３
１においては、レジスタ６１に値８（＝Ｍ−Ｌ＝１０−
２）が保持されている。比較器およびデコーダ６３は、
カウンタ６２のカウント値がレジスタ６１に保持されて
いる値（８）と等しいか、それより小さいとき、論理０
を出力し、レジスタ６１に保持されている値より大きく
なったとき、論理１を出力する。セレクタ３０は、論理
０の選択信号が入力されているとき、図１において、デ
ータ演算装置１の出力SAM部１４からの出力を選択し、
論理１の選択信号が入力されているとき、データ演算装
置２の出力SAM部２４の出力を選択する。その結果、図
７に示すように、データ演算装置１の右端の不正確な出
力Ｑ９，Ｑ１０と、データ演算装置２の左端の不正確な
出力Ｑ７，Ｑ８が除去され、正確な演算結果としての出
力Ｑ１，Ｑ２，Ｑ３，・・・，Ｑ１６が出力される。

【００６２】このように、通常、ＩＣ化されているデー
タ演算装置１とデータ演算装置２の内部においてのみ処
理を実行することができるので、入力する画素データを
ＩＣの外に出力し、データ演算装置１からデータ演算装
置２に、または、データ演算装置２からデータ演算装置
１に転送する必要がない。従って、それに起因するデー
タ処理の遅延を防止することが可能となる。

【００６３】なお、本明細書において、システムの用語
は、複数の装置において構成される全体的な構成を表す
ものとする。

【００６４】なお、以上の発明の実施の形態において
は、データ演算装置を２個接続するようにしたが、処理
する画素の数がより多くなった場合には、さらにその数
を増加するようにすることができる。

【００６５】

【発明の効果】以上の如く、請求項１に記載のデータ演
算システムおよび請求項６に記載のデータ演算方法によ
れば、第１のデータ演算装置の取り込み部におけるシリ
アルデータの取り込みを、第２のデータ演算装置の取り
込み部におけるシリアルデータの取り込みに較べて遅延
させるとともに、第１のデータ演算装置の出力部におけ
るシリアルデータの出力を、第２のデータ演算装置の出
力部におけるシリアルデータの出力に較べて遅延させる
ようにしたので、１段のデータ数Ｎが増加した場合に
も、適宜使用するデータ演算装置の数を増加するだけで
対応することが可能となる。従って、必要以上に大きな
データ演算装置を予め用意しておく必要がなくなり、よ
り安価で簡単な構成のシステムを実現することが可能と
なる。

【図面の簡単な説明】

【図１】本発明を適用したデータ演算システムの構成例
を示すブロック図である。

【図２】図１のデータ演算装置１のより詳細な構成を示
すブロック図である。

【図３】図２のポインタ生成回路１０の構成例を示すブ
ロック図である。

【図４】図１の選択信号発生回路３１の構成例を示すブ
ロック図である。

【図５】図２の入力SAM部１１の構成例を示すブロック
図である。

【図６】図２の出力SAM部１４の構成例を示すブロック
図である。

【図７】図１のシステムの動作を説明するタイミングチ
ャートである。

【図８】従来のデータ演算装置の構成例を示すブロック
図である。

【図９】図８の演算回路部１３の構成例を示すブロック
図である。

【符号の説明】

１，２データ演算装置，１０ポインタ生成回路，
１１入力SAM部，１２データメモリ部，１３
演算回路部，１４出力SAM部，１６ポインタ生成
回路，２０ポインタ生成回路，２１入力SAM
部，２２データメモリ部，２３演算回路部，２
４出力SAM部，２６ポインタ生成回路，３０
セレクタ，３１選択信号発生回路

Claims

【特許請求の範囲】

【請求項１】複数のデータ演算装置により構成され、各データ演算装置は、複数のプロセッサエレメントを有
し、各プロセッサエレメントは、入力されるシリアルデータを取り込む取り込み部と、前記取り込み部で取り込まれたデータを演算する演算部
と、前記演算部で演算された結果をシリアルデータとして出
力する出力部とを備えるデータ演算システムにおいて、前記データ演算装置のうちの第１のデータ演算装置の取
り込み部におけるシリアルデータの取り込みを、前記デ
ータ演算装置のうちの第２のデータ演算装置の取り込み
部におけるシリアルデータの取り込みに較べて遅延させ
る入力遅延手段と、前記第１のデータ演算装置の出力部におけるシリアルデ
ータの出力を、前記第２のデータ演算装置の出力部にお
けるシリアルデータの出力に較べて遅延させる出力遅延
手段とを備えることを特徴とするデータ演算システム。
【請求項２】前記入力遅延手段は、前記取り込み部に入力されるシリアルデータに同期した
クロックを計数する計数手段と、遅延に対応するクロックの値を保持する保持手段と、前記計数手段の計数値と、前記保持手段に保持されてい
る値とを比較し、その比較結果に対応して、前記取り込
み部における前記シリアルデータの取り込みを制御する
比較手段とを備えることを特徴とする請求項１に記載の
データ演算システム。
【請求項３】前記出力遅延手段は、前記出力部から出力されるシリアルデータに同期したク
ロックを計数する計数手段と、遅延に対応するクロックの値を保持する保持手段と、前記計数手段の計数値と、前記保持手段に保持されてい
る値とを比較し、その比較結果に対応して、前記出力部
からの前記シリアルデータの出力を制御する比較手段と
を備えることを特徴とする請求項１に記載のデータ演算
システム。
【請求項４】前記入力遅延手段の遅延は、入力される
前記シリアルデータの一部が、前記第１のデータ処理装
置と第２のデータ処理装置に重複して入力されるように
設定されていることを特徴とする請求項１に記載のデー
タ演算システム。
【請求項５】前記データ演算装置は、SIMD制御並列プ
ロセッサであることを特徴とする請求項１に記載のデー
タ演算システム。
【請求項６】複数のデータ演算装置により構成され、各データ演算装置は、複数のプロセッサエレメントを有
し、各プロセッサエレメントは、入力されるシリアルデータを取り込む取り込み部と、前記取り込み部で取り込まれたデータを演算する演算部
と、前記演算部で演算された結果をシリアルデータとして出
力する出力部とを備えるデータ演算システムのデータ演
算方法において、前記データ演算装置のうちの第１のデータ演算装置の取
り込み部におけるシリアルデータの取り込みを、前記デ
ータ演算装置のうちの第２のデータ演算装置の取り込み
部におけるシリアルデータの取り込みに較べて遅延させ
る入力遅延ステップと、前記第１のデータ演算装置の出力部におけるシリアルデ
ータの出力を、前記第２のデータ演算装置の出力部にお
けるシリアルデータの出力に較べて遅延させる出力遅延
ステップとを備えることを特徴とするデータ演算方法。