JPH09106389A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH09106389A JPH09106389A JP7290300A JP29030095A JPH09106389A JP H09106389 A JPH09106389 A JP H09106389A JP 7290300 A JP7290300 A JP 7290300A JP 29030095 A JP29030095 A JP 29030095A JP H09106389 A JPH09106389 A JP H09106389A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/24—High-definition television systems
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
Abstract
(57)【要約】
【課題】処理能力が高く、汎用性のある簡易な構成の信
号処理装置を実現し難かつた。 【解決手段】ビツト処理プロセツサエレメントを多数１
次元配列した多並列デイジタルシグナルプロセツサを１
つのプロセツサブロツクとして、複数の当該プロセツサ
ブロツクを冗長性を削除しながら順次接続することによ
りプロセツサブロツク列を形成すると共に、後段のプロ
セツサブロツク列に対しては前段のプロセツサブロツク
列の出力又は入力データのいずれか一方を供給し、かつ
これら各プロセツサブロツク列の出力のいずれかを最終
出力として出力するように複数のプロセツサブロツク例
を順次接続するようにしたことにより、処理能力の高
く、汎用性のある簡易な構成の信号処理装置を実現でき
る。
号処理装置を実現し難かつた。 【解決手段】ビツト処理プロセツサエレメントを多数１
次元配列した多並列デイジタルシグナルプロセツサを１
つのプロセツサブロツクとして、複数の当該プロセツサ
ブロツクを冗長性を削除しながら順次接続することによ
りプロセツサブロツク列を形成すると共に、後段のプロ
セツサブロツク列に対しては前段のプロセツサブロツク
列の出力又は入力データのいずれか一方を供給し、かつ
これら各プロセツサブロツク列の出力のいずれかを最終
出力として出力するように複数のプロセツサブロツク例
を順次接続するようにしたことにより、処理能力の高
く、汎用性のある簡易な構成の信号処理装置を実現でき
る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図１４〜図１６） 発明が解決しようとする課題（図１４〜図１６） 課題を解決するための手段（図１〜図１３） 発明の実施の形態 （１）第１実施例 （１−１）プロセツサブロツクの横方向の拡張 （１−２）第１実施例によるビデオ信号用プロセツサの
構成（図１、図２及び図４） （１−３）第１実施例の動作（図１及び図２） （１−４）第１実施例の効果（図１及び図２） （１−５）他の実施例（図１〜図４） （２）第２実施例 （２−１）プロセツサブロツクの縦方向の拡張（図５） （２−２）第２実施例によるビデオ信号用プロセツサの
構成（図５〜図７） （２−３）プロセツサエレメントの詳細構成（図６〜図
１２） （２−４）第２実施例の動作（図６〜図１２） （２−５）水平走査期間を単位とするパイプライン動作
（図６〜図１２） （２−６）命令サイクルを単位とするパイプライン動作
（図６〜図１２） （２−７）第２実施例の効果（図６〜図１２） （２−８）他の実施例（図６〜図１２） （３）第３実施例 （３−１）第３実施例によるビデオ信号用プロセツサの
構成（図１３） （３−２）第３実施例の効果（図１３） （３−３）他の実施例（図１３） 発明の効果
構成（図１、図２及び図４） （１−３）第１実施例の動作（図１及び図２） （１−４）第１実施例の効果（図１及び図２） （１−５）他の実施例（図１〜図４） （２）第２実施例 （２−１）プロセツサブロツクの縦方向の拡張（図５） （２−２）第２実施例によるビデオ信号用プロセツサの
構成（図５〜図７） （２−３）プロセツサエレメントの詳細構成（図６〜図
１２） （２−４）第２実施例の動作（図６〜図１２） （２−５）水平走査期間を単位とするパイプライン動作
（図６〜図１２） （２−６）命令サイクルを単位とするパイプライン動作
（図６〜図１２） （２−７）第２実施例の効果（図６〜図１２） （２−８）他の実施例（図６〜図１２） （３）第３実施例 （３−１）第３実施例によるビデオ信号用プロセツサの
構成（図１３） （３−２）第３実施例の効果（図１３） （３−３）他の実施例（図１３） 発明の効果
【０００２】
【発明の属する技術分野】本発明は信号処理装置に関
し、例えばテレビジヨン装置やビデオテープレコーダ、
セツトトツプボツクス、マルチメデイアコンピユータ、
放送機器等に組み込まれるＤＳＰ−ＬＳＩ（Digital Si
gnal Processor−Large Scale Integrated circuit）に
適用して好適なものである。
し、例えばテレビジヨン装置やビデオテープレコーダ、
セツトトツプボツクス、マルチメデイアコンピユータ、
放送機器等に組み込まれるＤＳＰ−ＬＳＩ（Digital Si
gnal Processor−Large Scale Integrated circuit）に
適用して好適なものである。
【０００３】
【従来の技術】従来、テレビジヨン信号などの映像信号
のデイジタル信号処理をプログラマブルに実現するプロ
セツサの構成として、ＳＩＭＤ制御（Single Instructi
on stream Multi Data stream ／全てのプロセツサエレ
メントを一つのプログラムにより連動して動作させる並
列処理制御) のリニアアレイ型プロセツサがある。例え
ば、米国特許第 4,939,575号においてこの種のプロセツ
サの構成が開示されている。
のデイジタル信号処理をプログラマブルに実現するプロ
セツサの構成として、ＳＩＭＤ制御（Single Instructi
on stream Multi Data stream ／全てのプロセツサエレ
メントを一つのプログラムにより連動して動作させる並
列処理制御) のリニアアレイ型プロセツサがある。例え
ば、米国特許第 4,939,575号においてこの種のプロセツ
サの構成が開示されている。
【０００４】このプロセツサは、図１４に示すように１
ビツトＡＬＵ(Arithmetic Logic Unit) による演算アレ
イをＶＲＡＭ(Video RAM) に組み込んだ形になつてい
る。以下この図１４について説明する。リニアアレイ型
プロセツサ１は、大きくは、入力ＳＡＭ( シリアルアク
セスメモリ) 部２、データメモリ部３、ＡＬＵアレイ部
４、データメモリ部５、出力ＳＡＭ部６及びプログラム
制御部７に分けられる。
ビツトＡＬＵ(Arithmetic Logic Unit) による演算アレ
イをＶＲＡＭ(Video RAM) に組み込んだ形になつてい
る。以下この図１４について説明する。リニアアレイ型
プロセツサ１は、大きくは、入力ＳＡＭ( シリアルアク
セスメモリ) 部２、データメモリ部３、ＡＬＵアレイ部
４、データメモリ部５、出力ＳＡＭ部６及びプログラム
制御部７に分けられる。
【０００５】入力ＳＡＭ部２、データメモリ部３、ＡＬ
Ｕアレイ部４、データメモリ部５及び出力ＳＡＭ部６
は、全体としてリニアアレイ( 直線配列) 型に多数並列
化されたプロセツサエレメント群を構成しており、この
多数のプロセツサエレメントは、プログラム制御部７内
にある共通の一つのプログラム制御部により連動してＳ
ＩＭＤ制御される。
Ｕアレイ部４、データメモリ部５及び出力ＳＡＭ部６
は、全体としてリニアアレイ( 直線配列) 型に多数並列
化されたプロセツサエレメント群を構成しており、この
多数のプロセツサエレメントは、プログラム制御部７内
にある共通の一つのプログラム制御部により連動してＳ
ＩＭＤ制御される。
【０００６】プログラム制御部７にはプログラムメモリ
とそのプログラム歩進のためのシーケンス制御回路があ
り、プログラムメモリにあらかじめ書き込まれたプログ
ラムに従つて、他の各部分に接続されている各種制御信
号により各部分を制御する。なお入力ＳＡＭ部２、デー
タメモリ部３、データメモリ部５及び出力ＳＡＭ部６は
基本的にメモリであり、それらのメモリのための ROWア
ドレスデコードは、詳細に説明しないが、図１４におい
てはプログラム制御部７に含まれているものとして以下
説明する。
とそのプログラム歩進のためのシーケンス制御回路があ
り、プログラムメモリにあらかじめ書き込まれたプログ
ラムに従つて、他の各部分に接続されている各種制御信
号により各部分を制御する。なお入力ＳＡＭ部２、デー
タメモリ部３、データメモリ部５及び出力ＳＡＭ部６は
基本的にメモリであり、それらのメモリのための ROWア
ドレスデコードは、詳細に説明しないが、図１４におい
てはプログラム制御部７に含まれているものとして以下
説明する。
【０００７】多数並列化されたプロセツサエレメントの
単一エレメント分は、図１４で斜線で示したような縦の
細長い範囲であり、これが図で横方向に直線配列で並ん
でいる。即ち、ひとつのプロセツサエレメントを構成す
るのに必要なごく一般的な図１５のようなプロセツサの
構成を、図１４の斜線で示した縦の細長いプロセツサエ
レメントがそれぞれ実現している。
単一エレメント分は、図１４で斜線で示したような縦の
細長い範囲であり、これが図で横方向に直線配列で並ん
でいる。即ち、ひとつのプロセツサエレメントを構成す
るのに必要なごく一般的な図１５のようなプロセツサの
構成を、図１４の斜線で示した縦の細長いプロセツサエ
レメントがそれぞれ実現している。
【０００８】図１５の入力バツフアメモリ( ＩＱ) １０
に相当するのが入力ＳＡＭ部２である。出力バツフアメ
モリ( ＯＱ) １１に相当するのが出力ＳＡＭ部６であ
る。第１のデータメモリ( ＲＦＢ) １２に相当するのが
データメモリ部５である。第２のデータメモリ( ＲＦ
Ａ) １３に相当するのがデータメモリ部３である。第１
のデータメモリ１２と第２のデータメモリ１３のデータ
を、必要に応じて選んで演算するためのセレクタ( ＳＥ
Ｌ) １４Ａ、１４Ｂ及びＡＬＵ１５に相当するのが、Ａ
ＬＵアレイ部４である。
に相当するのが入力ＳＡＭ部２である。出力バツフアメ
モリ( ＯＱ) １１に相当するのが出力ＳＡＭ部６であ
る。第１のデータメモリ( ＲＦＢ) １２に相当するのが
データメモリ部５である。第２のデータメモリ( ＲＦ
Ａ) １３に相当するのがデータメモリ部３である。第１
のデータメモリ１２と第２のデータメモリ１３のデータ
を、必要に応じて選んで演算するためのセレクタ( ＳＥ
Ｌ) １４Ａ、１４Ｂ及びＡＬＵ１５に相当するのが、Ａ
ＬＵアレイ部４である。
【０００９】このプロセツサエレメントの普通のプロセ
ツサとの違いは、普通のプロセツサではそのハードウエ
アはワード処理プロセツサであり、ワードを単位として
処理するが、このプロセツサの場合はそのハードウエア
はビツト処理プロセツサであり、ビツトを単位として処
理する点である。普通のＣＰＵで言う、８ビツトマシン
とか１６ビツトマシンという言い方に対応させれば、１
ビツトマシンであると言える。ビツト処理プロセツサは
ハードウエアが小さく、普通には実現できない程多数の
並列数を実現できるので、画像用の場合、プロセツサエ
レメントの直線配列の並列数は、映像信号の１水平走査
期間の画素数Ｈに一致させている。
ツサとの違いは、普通のプロセツサではそのハードウエ
アはワード処理プロセツサであり、ワードを単位として
処理するが、このプロセツサの場合はそのハードウエア
はビツト処理プロセツサであり、ビツトを単位として処
理する点である。普通のＣＰＵで言う、８ビツトマシン
とか１６ビツトマシンという言い方に対応させれば、１
ビツトマシンであると言える。ビツト処理プロセツサは
ハードウエアが小さく、普通には実現できない程多数の
並列数を実現できるので、画像用の場合、プロセツサエ
レメントの直線配列の並列数は、映像信号の１水平走査
期間の画素数Ｈに一致させている。
【００１０】このプロセツサエレメントの概略構造は、
図１６に示すようになつている。入力ＳＡＭ部２の一つ
のプロセツサエレメント分は、入力ポインタ２Ａからの
制御を受ける縦に並んだ複数の入力ＳＡＭセル２Ｂであ
る。入力ＳＡＭセル２Ｂは図１４の入力信号ＤINのビツ
ト数( ＩＳＢ) 分だけ縦に並べて用意されるのだが、図
１６ではそれを省略して一つのセル分の図で代表して示
している。
図１６に示すようになつている。入力ＳＡＭ部２の一つ
のプロセツサエレメント分は、入力ポインタ２Ａからの
制御を受ける縦に並んだ複数の入力ＳＡＭセル２Ｂであ
る。入力ＳＡＭセル２Ｂは図１４の入力信号ＤINのビツ
ト数( ＩＳＢ) 分だけ縦に並べて用意されるのだが、図
１６ではそれを省略して一つのセル分の図で代表して示
している。
【００１１】データメモリ部３の一つのプロセツサエレ
メント分は、図１６におけるメモリセル３Ａを、図１４
のＭＡＢのビツト数分用意して縦に並べているのだが、
図１６ではそれを省略して一つのセルだけ代表して示し
ている。なおＭＡＢは演算処理の作業メモリとして必要
なだけ用意される。
メント分は、図１６におけるメモリセル３Ａを、図１４
のＭＡＢのビツト数分用意して縦に並べているのだが、
図１６ではそれを省略して一つのセルだけ代表して示し
ている。なおＭＡＢは演算処理の作業メモリとして必要
なだけ用意される。
【００１２】ＡＬＵアレイ部４の一つのプロセツサエレ
メント分は、図１６におけるＡＬＵセル４Ａである。こ
こでＡＬＵセル４Ａ中の正味のＡＬＵ部分は１ビツトＡ
ＬＵであり、全加算器( フルアダー) 程度の回路であ
る、ＡＬＵセル４Ａ中には他に、ＡＬＵ４Ｂの入力選択
のためのセレクタ回路ＳＥＬ等がある。セレクタＳＥＬ
は、図中の複数の×印で示すバスとの交点のうちの一つ
のバスからのデータを選択する。なお所定のセレクタＳ
ＥＬによつて選択されたデータがフリツプフロツプ構成
の１ビツトレジスタＦＦを介してＡＬＵ４Ｂに与えられ
る。
メント分は、図１６におけるＡＬＵセル４Ａである。こ
こでＡＬＵセル４Ａ中の正味のＡＬＵ部分は１ビツトＡ
ＬＵであり、全加算器( フルアダー) 程度の回路であ
る、ＡＬＵセル４Ａ中には他に、ＡＬＵ４Ｂの入力選択
のためのセレクタ回路ＳＥＬ等がある。セレクタＳＥＬ
は、図中の複数の×印で示すバスとの交点のうちの一つ
のバスからのデータを選択する。なお所定のセレクタＳ
ＥＬによつて選択されたデータがフリツプフロツプ構成
の１ビツトレジスタＦＦを介してＡＬＵ４Ｂに与えられ
る。
【００１３】データメモリ部５の一つのプロセツサエレ
メント分は、図１６におけるメモリセル５Ａを、図１４
のＭＢＢのビツト数分用意して縦に並んでいるのだが、
図１６ではそれを省略して一つのセルだけ代表して示し
ている。なおＭＢＢは演算処理の作業メモリとして必要
なだけ用意される。またメモリセル５Ａとメモリセル３
Ａは同じもので良い。
メント分は、図１６におけるメモリセル５Ａを、図１４
のＭＢＢのビツト数分用意して縦に並んでいるのだが、
図１６ではそれを省略して一つのセルだけ代表して示し
ている。なおＭＢＢは演算処理の作業メモリとして必要
なだけ用意される。またメモリセル５Ａとメモリセル３
Ａは同じもので良い。
【００１４】出力ＳＡＭ部６の一つのプロセツサエレメ
ント分は、出力ポインタ６Ａからの制御を受ける縦に並
んだ複数の出力ＳＡＭセル６Ｂである。出力ＳＡＭセル
６Ｂは図１４の出力信号ビツト数( ＯＳＢ) 分だけ縦に
並べて用意されるのだが、図１６ではそれを省略して一
つのセル分の図で代表して示している。
ント分は、出力ポインタ６Ａからの制御を受ける縦に並
んだ複数の出力ＳＡＭセル６Ｂである。出力ＳＡＭセル
６Ｂは図１４の出力信号ビツト数( ＯＳＢ) 分だけ縦に
並べて用意されるのだが、図１６ではそれを省略して一
つのセル分の図で代表して示している。
【００１５】入力ＳＡＭ読みだし信号ＳIR、メモリアク
セス信号ＳAA及びＳAB、出力ＳＡＭ書き込み信号ＳOWな
どはメモリセルのワード線であり、セルを横に通過する
と共に、横方向に並ぶ同じ回路要素を同様に接続しなが
ら通過する。これらメモリセルのワード線はアドレスデ
コードがされているものとする。またリードモデイフア
イライトのために、読み出しのための信号はサイクルの
前半、書き込みのための信号はサイクルの後半のタイミ
ングで発生される。
セス信号ＳAA及びＳAB、出力ＳＡＭ書き込み信号ＳOWな
どはメモリセルのワード線であり、セルを横に通過する
と共に、横方向に並ぶ同じ回路要素を同様に接続しなが
ら通過する。これらメモリセルのワード線はアドレスデ
コードがされているものとする。またリードモデイフア
イライトのために、読み出しのための信号はサイクルの
前半、書き込みのための信号はサイクルの後半のタイミ
ングで発生される。
【００１６】また図１６において、セルを縦に通過する
接続線即ちビツト線とポインタ信号線は、縦方向に並ぶ
回路要素を同様に接続しながら通過するものとする。入
力データバスは、それぞれ横に並ぶ同じ回路要素、即ち
入力ＳＡＭセル２Ｂを同様に接続しながら通過してい
る。出力データバスは、それぞれ横に並ぶ同じ回路要
素、即ち出力ＳＡＭセル６Ｂを同様に接続しながら通過
している。
接続線即ちビツト線とポインタ信号線は、縦方向に並ぶ
回路要素を同様に接続しながら通過するものとする。入
力データバスは、それぞれ横に並ぶ同じ回路要素、即ち
入力ＳＡＭセル２Ｂを同様に接続しながら通過してい
る。出力データバスは、それぞれ横に並ぶ同じ回路要
素、即ち出力ＳＡＭセル６Ｂを同様に接続しながら通過
している。
【００１７】次にこのプロセツサの動作を、図１４及び
図１６を使つて説明する。映像信号の画素データでなる
入力データＤINは入力データバスを介して入力ＳＡＭ部
２に導かれる。入力ポインタ２Ａは一つのプロセツサエ
レメントにだけ論理「Ｈ」を立てた１ビツト信号即ち入
力ポインタ信号ＳIPを発生し、論理「Ｈ」で指定された
プロセツサエレメントの入力ＳＡＭセル２Ｂに入力デー
タＤINが書き込まれる。
図１６を使つて説明する。映像信号の画素データでなる
入力データＤINは入力データバスを介して入力ＳＡＭ部
２に導かれる。入力ポインタ２Ａは一つのプロセツサエ
レメントにだけ論理「Ｈ」を立てた１ビツト信号即ち入
力ポインタ信号ＳIPを発生し、論理「Ｈ」で指定された
プロセツサエレメントの入力ＳＡＭセル２Ｂに入力デー
タＤINが書き込まれる。
【００１８】ポインタで指定された入力ＳＡＭセル２Ｂ
では、トランジスタＴｒ１がオンとなつて、コンデンサ
Ｃ１が入力信号ＤINに応じた電位になる。なお入力デー
タバス及び入力ＳＡＭセル２ＢはそれぞれＩＳＢビツト
分だけあるが、図１６では１ビツト分だけを示してい
る。
では、トランジスタＴｒ１がオンとなつて、コンデンサ
Ｃ１が入力信号ＤINに応じた電位になる。なお入力デー
タバス及び入力ＳＡＭセル２ＢはそれぞれＩＳＢビツト
分だけあるが、図１６では１ビツト分だけを示してい
る。
【００１９】入力ポインタ信号ＳIPは、映像信号の一水
平走査期間ごとに、左端から右端のプロセツサエレメン
トに順次論理「Ｈ」信号が移動することにより、入力デ
ータＤINを、左端のプロセツサエレメントの入力ＳＡＭ
セル２Ｂから順に右方向のプロセツサエレメントのＳＡ
Ｍセル２Ｂに記憶していくことができ、横に並んだプロ
セツサエレメント数が映像信号の一水平走査期間の画素
数Ｈ分であるので、入力映像信号のデータレートに合わ
せたクロツクで、一水平走査期間右方向へＳＡＭ書き込
みを続けて、一水平走査期間分の入力データＤINを入力
ＳＡＭ部２に蓄積できる。このような入力動作は水平走
査期間毎に繰り返される。
平走査期間ごとに、左端から右端のプロセツサエレメン
トに順次論理「Ｈ」信号が移動することにより、入力デ
ータＤINを、左端のプロセツサエレメントの入力ＳＡＭ
セル２Ｂから順に右方向のプロセツサエレメントのＳＡ
Ｍセル２Ｂに記憶していくことができ、横に並んだプロ
セツサエレメント数が映像信号の一水平走査期間の画素
数Ｈ分であるので、入力映像信号のデータレートに合わ
せたクロツクで、一水平走査期間右方向へＳＡＭ書き込
みを続けて、一水平走査期間分の入力データＤINを入力
ＳＡＭ部２に蓄積できる。このような入力動作は水平走
査期間毎に繰り返される。
【００２０】プログラム制御部７はこのようにして映像
信号の一水平走査期間のデータが入力ＳＡＭ部２に蓄積
されるごとに、入力ＳＡＭ部２、データメモリ部３、Ａ
ＬＵアレイ部４、データメモリ部５及び出力ＳＡＭ部６
を以下のようにＳＩＭＤ制御して、処理を実行する。こ
のプログラム制御は、水平走査期間ごとに繰り返され
る。即ち水平走査期間の時間をこのプロセツサの命令サ
イクル周期で割り算したステツプ数だけのプログラムが
組める。なおＳＩＭＤ制御であるから、以下の動作は全
てのプロセツサエレメントで同時に同様に実行される。
信号の一水平走査期間のデータが入力ＳＡＭ部２に蓄積
されるごとに、入力ＳＡＭ部２、データメモリ部３、Ａ
ＬＵアレイ部４、データメモリ部５及び出力ＳＡＭ部６
を以下のようにＳＩＭＤ制御して、処理を実行する。こ
のプログラム制御は、水平走査期間ごとに繰り返され
る。即ち水平走査期間の時間をこのプロセツサの命令サ
イクル周期で割り算したステツプ数だけのプログラムが
組める。なおＳＩＭＤ制御であるから、以下の動作は全
てのプロセツサエレメントで同時に同様に実行される。
【００２１】一水平走査期間分の入力ＳＡＭ部２に蓄積
された入力データＤINは、次の一水平走査期間におい
て、必要に応じてプログラム制御部７の制御のもとに入
力ＳＡＭ部２からデータメモリ部５へ移され、その後の
演算処理に使われる。この入力ＳＡＭ部２からデータメ
モリ部５への転送動作は、プログラムによつて、入力Ｓ
ＡＭ部２の必要なビツトの記憶内容を入力ＳＡＭ読みだ
し信号ＳIRにより選んでアクセスしては、転送先のデー
タメモリ部５の所定のメモリセル５Ａへメモリアクセス
信号ＳABを出して書き込んでいくことにより実現する。
された入力データＤINは、次の一水平走査期間におい
て、必要に応じてプログラム制御部７の制御のもとに入
力ＳＡＭ部２からデータメモリ部５へ移され、その後の
演算処理に使われる。この入力ＳＡＭ部２からデータメ
モリ部５への転送動作は、プログラムによつて、入力Ｓ
ＡＭ部２の必要なビツトの記憶内容を入力ＳＡＭ読みだ
し信号ＳIRにより選んでアクセスしては、転送先のデー
タメモリ部５の所定のメモリセル５Ａへメモリアクセス
信号ＳABを出して書き込んでいくことにより実現する。
【００２２】ここで入力ＳＡＭ読み出し信号ＳIRとメモ
リアクセス信号ＳABはワード線であり、それぞれ複数あ
るが、これらはアドレスデコーダでデコードされてい
る。またこれらワード線はリードモデイフアイライトの
ために、読み出しのための信号はサイクルの前半、書き
込みのための信号はサイクルの後半のタイミングで発生
される。
リアクセス信号ＳABはワード線であり、それぞれ複数あ
るが、これらはアドレスデコーダでデコードされてい
る。またこれらワード線はリードモデイフアイライトの
ために、読み出しのための信号はサイクルの前半、書き
込みのための信号はサイクルの後半のタイミングで発生
される。
【００２３】入力ＳＡＭ読み出し信号ＳIRにより選ばれ
た入力ＳＡＭセル２Ｂでは、前半サイクルでトランジス
タＴｒ２がオンとなつて、コンデンサＣ１の電位に応じ
た転送データ信号が上部の縦のビツト線に生じる。この
データ転送は縦方向のビツト線を経由して１サイクルに
１ビツトづつ行われる。このデータ転送に際して、ＡＬ
Ｕ４Ｂで処理することは何もないが、ＡＬＵセル４Ａを
通過するようにされる。即ち各セレクタＳＥＬは、転送
データがＡＬＵ４Ｂを通過するように経路を選択し、Ａ
ＬＵ４Ｂには無演算の命令が出される。そしてＡＬＵ出
力制御信号ＳBBが所定のタイミングで発生され、トラン
ジスタＴｒ５がオンとなつて、後半サイクルにＡＬＵ出
力が下部のビツト線に出る。
た入力ＳＡＭセル２Ｂでは、前半サイクルでトランジス
タＴｒ２がオンとなつて、コンデンサＣ１の電位に応じ
た転送データ信号が上部の縦のビツト線に生じる。この
データ転送は縦方向のビツト線を経由して１サイクルに
１ビツトづつ行われる。このデータ転送に際して、ＡＬ
Ｕ４Ｂで処理することは何もないが、ＡＬＵセル４Ａを
通過するようにされる。即ち各セレクタＳＥＬは、転送
データがＡＬＵ４Ｂを通過するように経路を選択し、Ａ
ＬＵ４Ｂには無演算の命令が出される。そしてＡＬＵ出
力制御信号ＳBBが所定のタイミングで発生され、トラン
ジスタＴｒ５がオンとなつて、後半サイクルにＡＬＵ出
力が下部のビツト線に出る。
【００２４】ＡＬＵ４Ｂを通過した転送データは、メモ
リアクセス信号ＳABで選択されたデータメモリ部５の所
定のメモリセル５ＢのトランジスタＴｒ６が後半サイク
ルにオンとなつて、コンデンサＣ３が転送データに応じ
た電位になる。入力ＳＡＭ部２の各入力ＳＡＭセル２Ｂ
からの読み出し信号ＳIRとデータメモリ部３の各メモリ
セル３Ａへメモリアクセス信号ＳAAは同じアドレス空間
にあり、メモリの同じ ROWデコーダでデコードされて、
ワード線として与えられるものである。
リアクセス信号ＳABで選択されたデータメモリ部５の所
定のメモリセル５ＢのトランジスタＴｒ６が後半サイク
ルにオンとなつて、コンデンサＣ３が転送データに応じ
た電位になる。入力ＳＡＭ部２の各入力ＳＡＭセル２Ｂ
からの読み出し信号ＳIRとデータメモリ部３の各メモリ
セル３Ａへメモリアクセス信号ＳAAは同じアドレス空間
にあり、メモリの同じ ROWデコーダでデコードされて、
ワード線として与えられるものである。
【００２５】データの演算処理にあたつては、まずその
準備として必要に応じてデータメモリ部３とデータメモ
リ部５の間で、所定のメモリセルへメモリアクセス信号
ＳAA、ＳABを出して読み出しと書き込みを行い、データ
を移動する。例えばデータメモリ部５からデータメモリ
部３への転送の場合であれば、データメモリ部５の所定
のメモリセル５Ａへ読み出しメモリアクセス信号ＳABを
出してトランジスタＴｒ６を前半サイクルオン状態にし
てコンデンサＣ３の電位に応じた転送データを下のビツ
ト線に出し、入力ＳＡＭ部２からデータメモリ部５への
データ転送の場合と同様に、ＡＬＵ４Ｂで処理すること
は何もないが、ＡＬＵセル４Ａを通るようにＡＬＵアレ
イ部４を制御し、ＡＬＵ出力制御信号ＳBAを所定のタイ
ミングで発生してトランジスタＴｒ４をオンにして、後
半サイクルに転送データを上のビツト線に出す。そし
て、データメモリ部３の所定のメモリセル３Ａへ書き込
みメモリアクセス信号ＳAAを出してトランジスタＴｒ３
を後半サイクルオン状態にして、コンデンサＣ２が転送
データに応じた電位になる。
準備として必要に応じてデータメモリ部３とデータメモ
リ部５の間で、所定のメモリセルへメモリアクセス信号
ＳAA、ＳABを出して読み出しと書き込みを行い、データ
を移動する。例えばデータメモリ部５からデータメモリ
部３への転送の場合であれば、データメモリ部５の所定
のメモリセル５Ａへ読み出しメモリアクセス信号ＳABを
出してトランジスタＴｒ６を前半サイクルオン状態にし
てコンデンサＣ３の電位に応じた転送データを下のビツ
ト線に出し、入力ＳＡＭ部２からデータメモリ部５への
データ転送の場合と同様に、ＡＬＵ４Ｂで処理すること
は何もないが、ＡＬＵセル４Ａを通るようにＡＬＵアレ
イ部４を制御し、ＡＬＵ出力制御信号ＳBAを所定のタイ
ミングで発生してトランジスタＴｒ４をオンにして、後
半サイクルに転送データを上のビツト線に出す。そし
て、データメモリ部３の所定のメモリセル３Ａへ書き込
みメモリアクセス信号ＳAAを出してトランジスタＴｒ３
を後半サイクルオン状態にして、コンデンサＣ２が転送
データに応じた電位になる。
【００２６】このようにしてデータメモリ部３とデータ
メモリ部５には、過去に上述のようにして書き込まれた
入力データＤINや演算途中のデータが記憶されている。
それらのデータ或いはＡＬＵセル４Ａ中の１ビツトレジ
スタＦＦに記憶したデータを用いて、ＡＬＵ４Ｂでのビ
ツトごとの必要な演算処理を順次進めることができる。
例えばデータメモリ部３のあるビツトのメモリセル３Ａ
のデータとデータメモリ部５のあるビツトのメモリセル
５Ａのデータを加算してデータメモリ部５の今読み出し
たビツトのメモリセル５Ａに加算結果を書き込む場合は
以下のようになる。
メモリ部５には、過去に上述のようにして書き込まれた
入力データＤINや演算途中のデータが記憶されている。
それらのデータ或いはＡＬＵセル４Ａ中の１ビツトレジ
スタＦＦに記憶したデータを用いて、ＡＬＵ４Ｂでのビ
ツトごとの必要な演算処理を順次進めることができる。
例えばデータメモリ部３のあるビツトのメモリセル３Ａ
のデータとデータメモリ部５のあるビツトのメモリセル
５Ａのデータを加算してデータメモリ部５の今読み出し
たビツトのメモリセル５Ａに加算結果を書き込む場合は
以下のようになる。
【００２７】即ち、データメモリ部３の所定のビツトの
メモリセル３Ａへ読み出し信号ＳAA及びデータメモリ部
５の所定のビツトのメモリセル５Ａへは読み出し信号Ｓ
ABをサイクルの前半に出し、両方のメモリセルのトラン
ジスタＴｒ３とＴｒ６をオンにして、データをそれぞれ
のビツト線に出す。データメモリ部３から読み出された
データとデータメモリ部５から読み出されたデータは、
ＡＬＵアレイ部４のセレクタＳＥＬに所定の経路選択を
させ、ＡＬＵ４Ｂに加算をさせ、ＡＬＵ４Ｂからの出力
は、ＡＬＵ出力制御信号ＳBBを所定のタイミングで発生
してトランジスタＴｒ５をオンにして、後半サイクルに
演算結果データを下のビツト線に出す。そして、データ
メモリ部５の所定のメモリセル５Ａへ書き込みメモリア
クセス信号ＳABを出して、トランジスタＴｒ６を後半サ
イクルオン状態にして、コンデンサＣ３がＡＬＵ出力デ
ータに応じた電位になる。
メモリセル３Ａへ読み出し信号ＳAA及びデータメモリ部
５の所定のビツトのメモリセル５Ａへは読み出し信号Ｓ
ABをサイクルの前半に出し、両方のメモリセルのトラン
ジスタＴｒ３とＴｒ６をオンにして、データをそれぞれ
のビツト線に出す。データメモリ部３から読み出された
データとデータメモリ部５から読み出されたデータは、
ＡＬＵアレイ部４のセレクタＳＥＬに所定の経路選択を
させ、ＡＬＵ４Ｂに加算をさせ、ＡＬＵ４Ｂからの出力
は、ＡＬＵ出力制御信号ＳBBを所定のタイミングで発生
してトランジスタＴｒ５をオンにして、後半サイクルに
演算結果データを下のビツト線に出す。そして、データ
メモリ部５の所定のメモリセル５Ａへ書き込みメモリア
クセス信号ＳABを出して、トランジスタＴｒ６を後半サ
イクルオン状態にして、コンデンサＣ３がＡＬＵ出力デ
ータに応じた電位になる。
【００２８】このＡＬＵセル４Ａでの演算動作は、ＡＬ
Ｕ制御信号ＳALU-CONTによりプログラムから指定され
る。ＡＬＵセル４Ａで演算した結果は、再びデータメモ
リ部３或いはデータメモリ部５に書き込むか、或いは必
要に応じてＡＬＵセル４Ａ中の１ビツトレジスタＦＦに
記憶することもできる。加算の場合は普通、キヤリーを
１ビツトレジスタＦＦに、サムをデータメモリ部５に導
く。
Ｕ制御信号ＳALU-CONTによりプログラムから指定され
る。ＡＬＵセル４Ａで演算した結果は、再びデータメモ
リ部３或いはデータメモリ部５に書き込むか、或いは必
要に応じてＡＬＵセル４Ａ中の１ビツトレジスタＦＦに
記憶することもできる。加算の場合は普通、キヤリーを
１ビツトレジスタＦＦに、サムをデータメモリ部５に導
く。
【００２９】このようにしてＡＬＵセル４Ａの上下に存
在するデータメモリ部３とデータメモリ部５から、プロ
グラムに応じてデータを読み出しては、ＡＬＵアレイ部
４で必要な算術演算或いは論理演算を施し、再びデータ
メモリ部３或いはデータメモリ部５の所定のアドレスに
書き込むことができる。この演算処理は全てビツト処理
であり、サイクル当たり１ビツトづつ処理を進める。
在するデータメモリ部３とデータメモリ部５から、プロ
グラムに応じてデータを読み出しては、ＡＬＵアレイ部
４で必要な算術演算或いは論理演算を施し、再びデータ
メモリ部３或いはデータメモリ部５の所定のアドレスに
書き込むことができる。この演算処理は全てビツト処理
であり、サイクル当たり１ビツトづつ処理を進める。
【００３０】一水平走査期間の時間内に処理すべき演算
処理が済むと、その水平走査期間のうちに、プログラム
の最後の部分でその水平走査期間分の演算処理済みの出
力データを出力ＳＡＭ部６に移す必要がある。
処理が済むと、その水平走査期間のうちに、プログラム
の最後の部分でその水平走査期間分の演算処理済みの出
力データを出力ＳＡＭ部６に移す必要がある。
【００３１】今出力すべきデータがデータメモリ部３に
ある場合には、所定のメモリセル３Ａへメモリアクセス
信号ＳAAをサイクルの前半に出して読み出しを行い、Ａ
ＬＵアレイ部４を通過させ、また出力ＳＡＭ部６の所定
のビツトの出力ＳＡＭセル６Ｂにデータ転送されるよう
に、その出力ＳＡＭセル６Ｂにサイクルの後半に書き込
み信号ＳOWが発生される。データは縦方向のビツト線を
経由して１ビツト１ビツトデータ転送される。またこの
ときもデータ移動に際してＡＬＵ４Ｂで処理することは
何もないが、ＡＬＵセル４Ａを通るようになつており、
その際ＡＬＵ出力制御信号ＳBBが所定のタイミングで発
生される。細かい動作説明は、上記と同じなので省略す
る。
ある場合には、所定のメモリセル３Ａへメモリアクセス
信号ＳAAをサイクルの前半に出して読み出しを行い、Ａ
ＬＵアレイ部４を通過させ、また出力ＳＡＭ部６の所定
のビツトの出力ＳＡＭセル６Ｂにデータ転送されるよう
に、その出力ＳＡＭセル６Ｂにサイクルの後半に書き込
み信号ＳOWが発生される。データは縦方向のビツト線を
経由して１ビツト１ビツトデータ転送される。またこの
ときもデータ移動に際してＡＬＵ４Ｂで処理することは
何もないが、ＡＬＵセル４Ａを通るようになつており、
その際ＡＬＵ出力制御信号ＳBBが所定のタイミングで発
生される。細かい動作説明は、上記と同じなので省略す
る。
【００３２】出力ＳＡＭ部６の各出力ＳＡＭセル６Ｂへ
の書き込み信号ＳOWとデータメモリ部５の各メモリセル
５Ａへメモリアクセス信号ＳABは同じアドレス空間にあ
り、メモリの同じ ROWデコーダでデコードされて、ワー
ド線として与えられるものである。
の書き込み信号ＳOWとデータメモリ部５の各メモリセル
５Ａへメモリアクセス信号ＳABは同じアドレス空間にあ
り、メモリの同じ ROWデコーダでデコードされて、ワー
ド線として与えられるものである。
【００３３】以上のように、一水平走査期間の時間のう
ちに、入力ＳＡＭ部２に蓄積された入力データＤINのデ
ータメモリ部３、５への移動、必要なデータメモリ部
３、５間のデータ移動、必要な演算処理、そして出力Ｓ
ＡＭ部６への出力データの移動までが、ビツトを単位と
するＳＩＭＤ制御プログラムで制御される。このプログ
ラム処理は水平走査期間を単位として繰り返される。Ｓ
ＩＭＤ制御なので、全てのプロセツサエレメントは連動
動作をしており、水平走査期間分の画素数Ｈに対して、
同じ処理がなされる。
ちに、入力ＳＡＭ部２に蓄積された入力データＤINのデ
ータメモリ部３、５への移動、必要なデータメモリ部
３、５間のデータ移動、必要な演算処理、そして出力Ｓ
ＡＭ部６への出力データの移動までが、ビツトを単位と
するＳＩＭＤ制御プログラムで制御される。このプログ
ラム処理は水平走査期間を単位として繰り返される。Ｓ
ＩＭＤ制御なので、全てのプロセツサエレメントは連動
動作をしており、水平走査期間分の画素数Ｈに対して、
同じ処理がなされる。
【００３４】このプログラム処理が終わつて出力ＳＡＭ
部６に移された出力データは、更に次の水平走査期間
に、以下のように出力ＳＡＭ部６から出力される。出力
データは出力ＳＡＭ部６から出力データバスへ導かれ、
このプロセツサの外へ出力される。出力ポインタ６Ａ
は、一つのプロセツサエレメントにだけ論理「Ｈ」を立
てた１ビツト信号即ち出力ポインタ信号ＳOPを発生し、
その論理「Ｈ」で指定されたプロセツサエレメントの出
力ＳＡＭセル６Ｂから出力データが出力データバスに読
み出され、出力データＳOUT となる。出力データバス及
び出力ＳＡＭセル６Ｂは、それぞれＯＳＢビツトだけあ
るが、図１６では１ビツト分だけを示している。
部６に移された出力データは、更に次の水平走査期間
に、以下のように出力ＳＡＭ部６から出力される。出力
データは出力ＳＡＭ部６から出力データバスへ導かれ、
このプロセツサの外へ出力される。出力ポインタ６Ａ
は、一つのプロセツサエレメントにだけ論理「Ｈ」を立
てた１ビツト信号即ち出力ポインタ信号ＳOPを発生し、
その論理「Ｈ」で指定されたプロセツサエレメントの出
力ＳＡＭセル６Ｂから出力データが出力データバスに読
み出され、出力データＳOUT となる。出力データバス及
び出力ＳＡＭセル６Ｂは、それぞれＯＳＢビツトだけあ
るが、図１６では１ビツト分だけを示している。
【００３５】出力ポインタ６Ａで指定された出力ＳＡＭ
セル６Ｂでは、トランジスタＴｒ８がオンとなつて、コ
ンデンサＣ４の電位に応じた出力信号が出力データバス
に得られる。出力ポインタ信号ＳOPが、映像信号の一水
平走査期間ごとに、左端から右端のプロセツサエレメン
トに「Ｈ」信号が移動することにより、出力データの読
み出しは、左端のプロセツサエレメントの出力ＳＡＭセ
ル６Ｂから順に右方向のプロセツサエレメントの出力Ｓ
ＡＭセル６Ｂに移つて行き、横に並んだプロセツサエレ
メント数が映像信号の一水平走査期間の画素数Ｈ分であ
るので、出力映像信号のデータレートに合わせたクロツ
クで、一水平走査期間分の出力データＤOUT を出力ＳＡ
Ｍ部６から出力できる。このような出力動作は水平走査
期間毎に繰り返される。因に図１６の各セルの構造は、
理解を容易にするために非常に一般的なものとして示し
ている。
セル６Ｂでは、トランジスタＴｒ８がオンとなつて、コ
ンデンサＣ４の電位に応じた出力信号が出力データバス
に得られる。出力ポインタ信号ＳOPが、映像信号の一水
平走査期間ごとに、左端から右端のプロセツサエレメン
トに「Ｈ」信号が移動することにより、出力データの読
み出しは、左端のプロセツサエレメントの出力ＳＡＭセ
ル６Ｂから順に右方向のプロセツサエレメントの出力Ｓ
ＡＭセル６Ｂに移つて行き、横に並んだプロセツサエレ
メント数が映像信号の一水平走査期間の画素数Ｈ分であ
るので、出力映像信号のデータレートに合わせたクロツ
クで、一水平走査期間分の出力データＤOUT を出力ＳＡ
Ｍ部６から出力できる。このような出力動作は水平走査
期間毎に繰り返される。因に図１６の各セルの構造は、
理解を容易にするために非常に一般的なものとして示し
ている。
【００３６】一般にＣＰＵやＤＳＰと呼ばれるプログラ
ム制御プロセツサは図１５について上述したように、入
力データＤINはまずバツフアメモリ１０を介してデータ
メモリ部１２に書き込まれ、その後で、データメモリ部
１２に書き込まれた、今入力されたばかりのデータや、
データメモリ部１２やデータメモリ部１３にある、前に
入力されたデータや、前に演算処理をした処理過程のデ
ータなどを、メモリアドレスとセレクタ１４Ａ、１４Ｂ
で選んでＡＬＵ１５に導いては演算操作をし、再びデー
タメモリ部１２やデータメモリ部１３に記憶する。そし
てその演算処理結果は、データメモリ部１２から出力バ
ツフアメモリ１１を介して出力される。
ム制御プロセツサは図１５について上述したように、入
力データＤINはまずバツフアメモリ１０を介してデータ
メモリ部１２に書き込まれ、その後で、データメモリ部
１２に書き込まれた、今入力されたばかりのデータや、
データメモリ部１２やデータメモリ部１３にある、前に
入力されたデータや、前に演算処理をした処理過程のデ
ータなどを、メモリアドレスとセレクタ１４Ａ、１４Ｂ
で選んでＡＬＵ１５に導いては演算操作をし、再びデー
タメモリ部１２やデータメモリ部１３に記憶する。そし
てその演算処理結果は、データメモリ部１２から出力バ
ツフアメモリ１１を介して出力される。
【００３７】図１４のリニアアレイ型プロセツサ１で
は、入力バツフアメモリ１０に対して入力ＳＡＭ部２
を、出力バツフアメモリ１１に対して出力ＳＡＭ部６
を、データメモリ１２に対してデータメモリ部５を、デ
ータメモリ１３に対してデータメモリ部３を、セレクタ
１４Ａ、１４Ｂ及びＡＬＵ１５に対してＡＬＵアレイ部
４をそれぞれ対応させて設けている。
は、入力バツフアメモリ１０に対して入力ＳＡＭ部２
を、出力バツフアメモリ１１に対して出力ＳＡＭ部６
を、データメモリ１２に対してデータメモリ部５を、デ
ータメモリ１３に対してデータメモリ部３を、セレクタ
１４Ａ、１４Ｂ及びＡＬＵ１５に対してＡＬＵアレイ部
４をそれぞれ対応させて設けている。
【００３８】そしてリニアアレイ型プロセツサ１におい
ては、入力データＤINの入力ＳＡＭ部２への書き込みに
よる入力動作を第１の動作とし、プログラム制御部７の
ＳＩＭＤ制御による、入力ＳＡＭ部２に蓄積された入力
データＤINのデータメモリ部３、５への移動、必要なデ
ータメモリ部３、５間のデータ移動、必要な演算処理及
び出力ＳＡＭ部６への出力データＤOUT の移動を第２の
動作とし、出力データＤOUT の出力ＳＡＭ部６からの読
み出しによる出力動作を第３の動作とすると、これら３
つの動作は、映像信号の一水平走査期間を単位とするパ
イプライン動作になつており、ひとつの水平走査期間の
入力データＤINに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。
ては、入力データＤINの入力ＳＡＭ部２への書き込みに
よる入力動作を第１の動作とし、プログラム制御部７の
ＳＩＭＤ制御による、入力ＳＡＭ部２に蓄積された入力
データＤINのデータメモリ部３、５への移動、必要なデ
ータメモリ部３、５間のデータ移動、必要な演算処理及
び出力ＳＡＭ部６への出力データＤOUT の移動を第２の
動作とし、出力データＤOUT の出力ＳＡＭ部６からの読
み出しによる出力動作を第３の動作とすると、これら３
つの動作は、映像信号の一水平走査期間を単位とするパ
イプライン動作になつており、ひとつの水平走査期間の
入力データＤINに注目すれば、それぞれの動作は一水平
走査期間の時間づつずれた形で実行されるが、３つの動
作は連続して同時に並行して進行できる。
【００３９】
【発明が解決しようとする課題】ところで従来のプロセ
ツサにおいては、上述のように入力ＳＡＭ部、第１のデ
ータメモリ部、ＡＬＵアレイ部、第２のデータメモリ部
及び出力ＳＡＭ部から構成されており、このように構成
されたプロセツサの処理能力は、例えば図１４の縦方向
の長さを長く、すなわち入力ＳＡＭ部２、データメモリ
部３、ＡＬＵアレイ部４、データメモリ部５及び出力Ｓ
ＡＭ部とのメモリサイズを大きくしたとしてもそれぞれ
のデータメモリのアドレス空間が広がるだけで、ワーキ
ングメモリが増えるだけである。
ツサにおいては、上述のように入力ＳＡＭ部、第１のデ
ータメモリ部、ＡＬＵアレイ部、第２のデータメモリ部
及び出力ＳＡＭ部から構成されており、このように構成
されたプロセツサの処理能力は、例えば図１４の縦方向
の長さを長く、すなわち入力ＳＡＭ部２、データメモリ
部３、ＡＬＵアレイ部４、データメモリ部５及び出力Ｓ
ＡＭ部とのメモリサイズを大きくしたとしてもそれぞれ
のデータメモリのアドレス空間が広がるだけで、ワーキ
ングメモリが増えるだけである。
【００４０】また図１４の横方向の長さを長く、すなわ
ちプロセツサエレメントの並列数を増やしても、このプ
ロセツサエレメントの並列数は適用する映像信号の一水
平走査期間の画素数に対応させて使うので処理性能につ
いては意味がない。従つてかかる構成のプロセツサの処
理性能を向上させるためには、命令サイクルを高速化
し、又はＡＬＵを並列化し、或いはプロセツサ全体の並
列化によるしかない問題がある。
ちプロセツサエレメントの並列数を増やしても、このプ
ロセツサエレメントの並列数は適用する映像信号の一水
平走査期間の画素数に対応させて使うので処理性能につ
いては意味がない。従つてかかる構成のプロセツサの処
理性能を向上させるためには、命令サイクルを高速化
し、又はＡＬＵを並列化し、或いはプロセツサ全体の並
列化によるしかない問題がある。
【００４１】またこのアーキテクチヤのプロセツサで
は、プロセツサのエレメントの並列数は適用する映像信
号の一水平走査期間の画素数に対応させて使うため、汎
用性を考えると画像フオーマツトごとの一水平走査期間
の画素数との対応性の問題がある。すなわち、仮にある
画像フオーマツトの一水平走査期間の画素数にプロセツ
サエレメントの並列数を一致させておくと、別の画像フ
オーマツトの場合に冗長であつたり、不足していたりす
るなどうまく利用できない可能性があつた。
は、プロセツサのエレメントの並列数は適用する映像信
号の一水平走査期間の画素数に対応させて使うため、汎
用性を考えると画像フオーマツトごとの一水平走査期間
の画素数との対応性の問題がある。すなわち、仮にある
画像フオーマツトの一水平走査期間の画素数にプロセツ
サエレメントの並列数を一致させておくと、別の画像フ
オーマツトの場合に冗長であつたり、不足していたりす
るなどうまく利用できない可能性があつた。
【００４２】本発明は以上の点を考慮してなされたもの
で、処理能力が高く、汎用性のある簡易な構成の信号処
理装置を提案しようとするものである。
で、処理能力が高く、汎用性のある簡易な構成の信号処
理装置を提案しようとするものである。
【００４３】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、ビツト処理プロセツサエレメ
ントを１次元配列した多並列デイジタルシグナルプロセ
ツサを１つのプロセツサブロツクとして、複数のプロセ
ツサブロツクを、後段のプロセツサブロツクには入力デ
ータ又は前段のプロセツサブロツクの出力を選択的に供
給し得るようにそれぞれ第１のセレクタを介して接続す
ると共に、各プロセツサブロツクの出力のいずれかを第
２のセレクタにより選択して最終出力として出力し得る
ように信号処理装置を構成するようにした。
め第１の発明においては、ビツト処理プロセツサエレメ
ントを１次元配列した多並列デイジタルシグナルプロセ
ツサを１つのプロセツサブロツクとして、複数のプロセ
ツサブロツクを、後段のプロセツサブロツクには入力デ
ータ又は前段のプロセツサブロツクの出力を選択的に供
給し得るようにそれぞれ第１のセレクタを介して接続す
ると共に、各プロセツサブロツクの出力のいずれかを第
２のセレクタにより選択して最終出力として出力し得る
ように信号処理装置を構成するようにした。
【００４４】また第２の発明においては、複数のプロセ
ツサブロツクを順次接続すると共に、この際初段のプロ
セツサブロツクを、入力データを直列並列変換する直列
並列変換手段と、データを記憶する第１の記憶手段と、
データを演算処理する第１の演算手段とで形成すると共
に、最終段のプロセツサブロツクを、データを記憶する
第２の記憶手段と、データを演算処理する第２の演算手
段と、データを並列直列変換する並列直列変換手段とで
形成し、かつそれ以外のプロセツサブロツクを、データ
を記憶する第３の記憶手段と、データを演算処理する第
３の演算手段とで形成するようにして信号処理装置を構
成するようにした。
ツサブロツクを順次接続すると共に、この際初段のプロ
セツサブロツクを、入力データを直列並列変換する直列
並列変換手段と、データを記憶する第１の記憶手段と、
データを演算処理する第１の演算手段とで形成すると共
に、最終段のプロセツサブロツクを、データを記憶する
第２の記憶手段と、データを演算処理する第２の演算手
段と、データを並列直列変換する並列直列変換手段とで
形成し、かつそれ以外のプロセツサブロツクを、データ
を記憶する第３の記憶手段と、データを演算処理する第
３の演算手段とで形成するようにして信号処理装置を構
成するようにした。
【００４５】さらに第３の発明においては、第２の発明
の信号処理装置を１つのプロセツサブロツク列として、
当該プロセツサブロツク列を複数第１の発明のプロセツ
サブロツクと同様に接続するようにして信号処理装置を
構成するようにした。この場合第１の発明では、第１及
び第２のセレクタの切換動作を制御することによつて、
入力データを受け入れるプロセツサブロツク数を自在に
選定することができる。従つて１単位のデータ数（例え
ば入力データが画素データの場合における１水平走査期
間内の画素データ数）が異なる種々のフオーマツトの信
号にビツト処理エレメントが冗長となつたり又は不足し
たりすることなく対応することができる。
の信号処理装置を１つのプロセツサブロツク列として、
当該プロセツサブロツク列を複数第１の発明のプロセツ
サブロツクと同様に接続するようにして信号処理装置を
構成するようにした。この場合第１の発明では、第１及
び第２のセレクタの切換動作を制御することによつて、
入力データを受け入れるプロセツサブロツク数を自在に
選定することができる。従つて１単位のデータ数（例え
ば入力データが画素データの場合における１水平走査期
間内の画素データ数）が異なる種々のフオーマツトの信
号にビツト処理エレメントが冗長となつたり又は不足し
たりすることなく対応することができる。
【００４６】また第２の発明では、複数のプロセツサブ
ロツクを順次接続するようにしたことにより処理能力の
高い信号処理装置を構築することができる。またこの場
合初段プロセツサブロツク、最終段のプロセツサブロツ
ク及び他のプロセツサブロツクを上述のように形成する
ようにしたことにより、複数のプロセツサブロツクを順
次接続する際に不要となる各プロセツサブロツクの構成
要素（例えば初段の出力部としての並列直列変換手段
や、最終段の入力部としての直列並列変換手段等）を省
略して構成を簡易化することができる。
ロツクを順次接続するようにしたことにより処理能力の
高い信号処理装置を構築することができる。またこの場
合初段プロセツサブロツク、最終段のプロセツサブロツ
ク及び他のプロセツサブロツクを上述のように形成する
ようにしたことにより、複数のプロセツサブロツクを順
次接続する際に不要となる各プロセツサブロツクの構成
要素（例えば初段の出力部としての並列直列変換手段
や、最終段の入力部としての直列並列変換手段等）を省
略して構成を簡易化することができる。
【００４７】さらに第３の発明では、第２の発明のよう
に配列された複数のプロセツサブロツクでなるプロセツ
サブロツク列を複数用意し、これらを第１の発明のよう
に接続するようにしたことにより、入力データを受け入
れるプロセツサブロツク列数を自在に選定することがで
きると共に、複数のプロセツサブロツクを順次に接続す
る際に不要となる各プロセツサブロツクの構成要素を省
略することができる。従つて種々のフオーマツトの信号
にビツト処理エレメントが冗長となつたり又は不足した
りすることなく対応することができると共に、構成を簡
易化しながら処理能力を向上させることができる。
に配列された複数のプロセツサブロツクでなるプロセツ
サブロツク列を複数用意し、これらを第１の発明のよう
に接続するようにしたことにより、入力データを受け入
れるプロセツサブロツク列数を自在に選定することがで
きると共に、複数のプロセツサブロツクを順次に接続す
る際に不要となる各プロセツサブロツクの構成要素を省
略することができる。従つて種々のフオーマツトの信号
にビツト処理エレメントが冗長となつたり又は不足した
りすることなく対応することができると共に、構成を簡
易化しながら処理能力を向上させることができる。
【００４８】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００４９】（１）第１実施例 （１−１）プロセツサブロツクの横方向の拡張 従来、画像のフオーマツトにはいろいろなものがある。
ブランキング期間を除いた場合、画面の横方向（すなわ
ち水平走査期間）の有効画素数は、標準ＴＶ信号の一般
的な規格で700 〜1000画素程度であり、高品位ＴＶ信号
では、放送局用規格で1920画素、コンスーマ用規格では
1000〜1500画素である。
ブランキング期間を除いた場合、画面の横方向（すなわ
ち水平走査期間）の有効画素数は、標準ＴＶ信号の一般
的な規格で700 〜1000画素程度であり、高品位ＴＶ信号
では、放送局用規格で1920画素、コンスーマ用規格では
1000〜1500画素である。
【００５０】このためビツト処理プロセツサエレメント
を多数１次元配列した多並列ＤＳＰプロセツサにおいて
は、これらのどれにでも対応し得るようにしようとする
と、2000程度のプロセツサエレメントの並列化が必要に
なるが、2000ものプロセツサエレメントを並列化したの
では、大規模で、かつ標準ＴＶ信号の場合に半数以上の
プロセツサエレメントが冗長となる。
を多数１次元配列した多並列ＤＳＰプロセツサにおいて
は、これらのどれにでも対応し得るようにしようとする
と、2000程度のプロセツサエレメントの並列化が必要に
なるが、2000ものプロセツサエレメントを並列化したの
では、大規模で、かつ標準ＴＶ信号の場合に半数以上の
プロセツサエレメントが冗長となる。
【００５１】第１実施例ではこの点を考慮し、横方向に
「従来のような並列プロセツサ」を「ブロツク」とし
て、さらにそれを２ブロツク並列化することにより、各
種画像フオーマツトに汎用に対応させ得るようにしよう
とするものである。
「従来のような並列プロセツサ」を「ブロツク」とし
て、さらにそれを２ブロツク並列化することにより、各
種画像フオーマツトに汎用に対応させ得るようにしよう
とするものである。
【００５２】（１−２）第１実施例によるビデオ信号用
プロセツサの構成 図１において、２０は全体として第１実施例によるビデ
オ信号用プロセツサを示し、例えば図１４のリニアアレ
イ型プロセツサ１からプログラム制御部７を除去したの
と同様に構成された第１及び第２のブロツク２１、２２
を横方向に並列化することにより構成されている。
プロセツサの構成 図１において、２０は全体として第１実施例によるビデ
オ信号用プロセツサを示し、例えば図１４のリニアアレ
イ型プロセツサ１からプログラム制御部７を除去したの
と同様に構成された第１及び第２のブロツク２１、２２
を横方向に並列化することにより構成されている。
【００５３】すなわちこのビデオ信号用プロセツサ２０
の場合、信号入力端２３が第１のブロツク２１の入力端
と第１のセレクタ２４の第１の切替え端とにそれぞれ接
続されると共に、当該第１のブロツク２１の出力端が第
１のセレクタ２４の第２の切替え端と第２のセレクタ２
５の第２の切替え端とにそれぞれ接続されている。また
第１のセレクタ２５の出力端が第２のブロツク２２の入
力端に接続されると共に、当該第２のブロツク２２の出
力端が第２のセレクタ２５の第１の切替え端に接続さ
れ、かつ第２のセレクタ２５の出力端が信号出力端２６
に接続されている。
の場合、信号入力端２３が第１のブロツク２１の入力端
と第１のセレクタ２４の第１の切替え端とにそれぞれ接
続されると共に、当該第１のブロツク２１の出力端が第
１のセレクタ２４の第２の切替え端と第２のセレクタ２
５の第２の切替え端とにそれぞれ接続されている。また
第１のセレクタ２５の出力端が第２のブロツク２２の入
力端に接続されると共に、当該第２のブロツク２２の出
力端が第２のセレクタ２５の第１の切替え端に接続さ
れ、かつ第２のセレクタ２５の出力端が信号出力端２６
に接続されている。
【００５４】この場合第１のブロツク２１においては、
信号入力端２３を介して供給される、画像の一水平走査
期間を単位としたビツト並列かつ時系列直列な画素デー
タでなる映像信号ＤIN1 に対して第１のプログラム制御
部２７の制御のもとに所定の処理を施し、これを出力Ｓ
ＡＭ部２１Ｂを介して出力する（すなわち第１及び第２
のセレクタ２４の各第２の切替え端にそれぞれ送出す
る）ようになされている。同様に第２のブロツク２２に
おいては、第１のセレクタ２４から供給される映像信号
ＤIN1 又は第１のブロツク２１の出力ＤOUT1に対して第
２のプログラム制御部２８の制御のもとに所定の処理を
施し、これを出力ＳＡＭ部２２Ｂを介して出力する（す
なわち第２のセレクタ２５の第１の切替え端に送出す
る）ようになされている。
信号入力端２３を介して供給される、画像の一水平走査
期間を単位としたビツト並列かつ時系列直列な画素デー
タでなる映像信号ＤIN1 に対して第１のプログラム制御
部２７の制御のもとに所定の処理を施し、これを出力Ｓ
ＡＭ部２１Ｂを介して出力する（すなわち第１及び第２
のセレクタ２４の各第２の切替え端にそれぞれ送出す
る）ようになされている。同様に第２のブロツク２２に
おいては、第１のセレクタ２４から供給される映像信号
ＤIN1 又は第１のブロツク２１の出力ＤOUT1に対して第
２のプログラム制御部２８の制御のもとに所定の処理を
施し、これを出力ＳＡＭ部２２Ｂを介して出力する（す
なわち第２のセレクタ２５の第１の切替え端に送出す
る）ようになされている。
【００５５】また第１及び第２のブロツク２１、２２に
おいては、それぞれ１次元配列するビツト処理プロセツ
サエレメント数Ｈが標準ＴＶ信号の水平走査期間の画素
数の上限（約1000個）と一致するように選定されてい
る。これは図１４の従来例なら最大ＯＳＢビツトとな
る。ここで実際上このビデオ信号用プロセツサ２０にお
いては、映像信号ＤIN1 として標準ＴＶ信号が供給され
た場合、第１のセレクタ２４が第２の切替え端を選択す
ると共に、第２のセレクタ２５が第１の切替え端を選択
するようになされている。
おいては、それぞれ１次元配列するビツト処理プロセツ
サエレメント数Ｈが標準ＴＶ信号の水平走査期間の画素
数の上限（約1000個）と一致するように選定されてい
る。これは図１４の従来例なら最大ＯＳＢビツトとな
る。ここで実際上このビデオ信号用プロセツサ２０にお
いては、映像信号ＤIN1 として標準ＴＶ信号が供給され
た場合、第１のセレクタ２４が第２の切替え端を選択す
ると共に、第２のセレクタ２５が第１の切替え端を選択
するようになされている。
【００５６】これによりこのビデオ信号用プロセツサ２
０においては、信号入力端２３を介して供給される標準
ＴＶ信号でなる映像信号ＤIN1 に対して、第１及び第２
のブロツク２１、２２において順次所定の処理を行うこ
とができ、かくして当該標準ＴＶ信号に対して従来の２
倍の処理を施し得るようになされている。
０においては、信号入力端２３を介して供給される標準
ＴＶ信号でなる映像信号ＤIN1 に対して、第１及び第２
のブロツク２１、２２において順次所定の処理を行うこ
とができ、かくして当該標準ＴＶ信号に対して従来の２
倍の処理を施し得るようになされている。
【００５７】なおこのときの動作タイミングを図２に示
す。この図２において（Ａ）は映像信号ＤIN1 の各ライ
ンデータの入力のタイミングを、（Ｂ）は第１のブロツ
ク２１における各ラインデータの処理タイミングを、
（Ｃ）は第１のブロツク２１から第２のブロツク２２へ
の各ラインデータの転送タイミングをそれぞれ示してい
る。また（Ｄ）は第２のブロツク２２における各ライン
データの処理タイミングを示し、（Ｅ）は各ラインデー
タの第２のセレクタ２５からの出力タイミングを示して
いる。
す。この図２において（Ａ）は映像信号ＤIN1 の各ライ
ンデータの入力のタイミングを、（Ｂ）は第１のブロツ
ク２１における各ラインデータの処理タイミングを、
（Ｃ）は第１のブロツク２１から第２のブロツク２２へ
の各ラインデータの転送タイミングをそれぞれ示してい
る。また（Ｄ）は第２のブロツク２２における各ライン
データの処理タイミングを示し、（Ｅ）は各ラインデー
タの第２のセレクタ２５からの出力タイミングを示して
いる。
【００５８】一方映像信号ＤIN1 としてＨＤＴＶ信号が
入力された場合、第１のブロツク２１は、当該映像信号
ＤIN1 の一水平走査期間の各画素データを半数に分けた
ときの前半の各画素データだけを入力ＳＡＭ部２１Ａを
介して選択的に入力すると共に、第１のセレクタ２４
は、第１の切替え端に供給される映像信号ＤIN1 の一水
平走査期間の各画素データを半数に分けたときの後半の
各画素データだけを選択的に第２のブロツク２２の入力
ＳＡＭ部２２Ａに送出するようになされている。
入力された場合、第１のブロツク２１は、当該映像信号
ＤIN1 の一水平走査期間の各画素データを半数に分けた
ときの前半の各画素データだけを入力ＳＡＭ部２１Ａを
介して選択的に入力すると共に、第１のセレクタ２４
は、第１の切替え端に供給される映像信号ＤIN1 の一水
平走査期間の各画素データを半数に分けたときの後半の
各画素データだけを選択的に第２のブロツク２２の入力
ＳＡＭ部２２Ａに送出するようになされている。
【００５９】この場合第１及び第２のブロツク２１、２
２の各入力ＳＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部
２１Ｂ、２２Ｂは、それぞれ一水平走査期間を半分に分
けた後半又は前半の時間中、動作を停止するようになさ
れている。また第２のセレクタ２５は、第１のブロツク
２１の出力ＤOUT1が供給されるタイミングで第２の切替
え端を選択し、かつ第２のブロツク２２の出力ＤOUT2が
供給されるタイミングで第１の切替え端を選択するよう
になされている。
２の各入力ＳＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部
２１Ｂ、２２Ｂは、それぞれ一水平走査期間を半分に分
けた後半又は前半の時間中、動作を停止するようになさ
れている。また第２のセレクタ２５は、第１のブロツク
２１の出力ＤOUT1が供給されるタイミングで第２の切替
え端を選択し、かつ第２のブロツク２２の出力ＤOUT2が
供給されるタイミングで第１の切替え端を選択するよう
になされている。
【００６０】これによりこのビデオ信号用プロセツサ２
０においては、ＨＤＴＶ信号でなる映像信号ＤIN1 の一
水平走査期間の前半部分を第１のブロツク２１で処理す
ると共に、後半部分を第２のブロツク２２で処理し得る
ようになされ、かくして第１及び第２のブロツク２１、
２２の各ビツト処理プロセツサエレメント数Ｈ（この第
１実施例ではそれぞれ1000個）よりも一水平走査期間の
画素数の多いＨＤＴＶ信号に対しても所定の処理を施し
得るようになされている。
０においては、ＨＤＴＶ信号でなる映像信号ＤIN1 の一
水平走査期間の前半部分を第１のブロツク２１で処理す
ると共に、後半部分を第２のブロツク２２で処理し得る
ようになされ、かくして第１及び第２のブロツク２１、
２２の各ビツト処理プロセツサエレメント数Ｈ（この第
１実施例ではそれぞれ1000個）よりも一水平走査期間の
画素数の多いＨＤＴＶ信号に対しても所定の処理を施し
得るようになされている。
【００６１】なお図１では、第１及び第２のブロツク２
１、２２の入力端子数（入力ビツト数ＩＳＢ（図１
４））と出力端子数（出力ビツト数ＯＳＢ（図１４））
が同数だとする限りは支障がないが、これが違つている
と不自然な部分が生じる。すなわち第１及び第２のセレ
クタ２４、２５において、その入力の２系統の端子数が
違つていたのでは、これら第１及び第２のセレクタ２
４、２５がどのような選択をするのかが理解し難い。従
つてこの実施例では、第１、第２のブロツク２１、２２
の出力端子数ＯＳＢの方が多ければ、これら出力端子数
ＯＳＢのうちの入力端子数ＩＳＢ分のみが第１、第２の
セレクタ２４、２５においてその入力として受け入れら
れるものとし、また入力端子数ＩＳＢの方が多い場合に
は、第１のブロツク２１からの配線が当該第１のセレク
タ２４の入力の一部にのみ接続されているものとする。
１、２２の入力端子数（入力ビツト数ＩＳＢ（図１
４））と出力端子数（出力ビツト数ＯＳＢ（図１４））
が同数だとする限りは支障がないが、これが違つている
と不自然な部分が生じる。すなわち第１及び第２のセレ
クタ２４、２５において、その入力の２系統の端子数が
違つていたのでは、これら第１及び第２のセレクタ２
４、２５がどのような選択をするのかが理解し難い。従
つてこの実施例では、第１、第２のブロツク２１、２２
の出力端子数ＯＳＢの方が多ければ、これら出力端子数
ＯＳＢのうちの入力端子数ＩＳＢ分のみが第１、第２の
セレクタ２４、２５においてその入力として受け入れら
れるものとし、また入力端子数ＩＳＢの方が多い場合に
は、第１のブロツク２１からの配線が当該第１のセレク
タ２４の入力の一部にのみ接続されているものとする。
【００６２】（１−３）第１実施例の動作 以上の構成において、このビデオ信号用プロセツサ２０
では、映像信号ＤIN1として標準ＴＶ信号が供給された
場合、第１のセレクタ２４が第２の切替え端を選択し、
かつ第２のセレクタ２５が第１の切替え端を選択するこ
とにより、当該映像信号ＤIN1 に対して第１及び第２の
ブロツク２１、２２においてそれぞれ所定の処理を施
し、かくして得られる第２のブロツク２２の出力ＤOUT2
を信号出力端２６を介して出力信号ＤOUT3として外部に
出力する。
では、映像信号ＤIN1として標準ＴＶ信号が供給された
場合、第１のセレクタ２４が第２の切替え端を選択し、
かつ第２のセレクタ２５が第１の切替え端を選択するこ
とにより、当該映像信号ＤIN1 に対して第１及び第２の
ブロツク２１、２２においてそれぞれ所定の処理を施
し、かくして得られる第２のブロツク２２の出力ＤOUT2
を信号出力端２６を介して出力信号ＤOUT3として外部に
出力する。
【００６３】一方映像信号ＤIN1 として標準ＴＶ信号が
供給された場合には、この映像信号ＤIN1 の一水平走査
期間の前半を第１のブロツク２１で処理すると共に、後
半を第２のブロツク２２で処理し、この後これらを第２
のセレクタ２５を介して元の時系列の並びに戻すことに
より出力信号ＤOUT3を得、これを信号出力端２６を介し
て外部に出力する。
供給された場合には、この映像信号ＤIN1 の一水平走査
期間の前半を第１のブロツク２１で処理すると共に、後
半を第２のブロツク２２で処理し、この後これらを第２
のセレクタ２５を介して元の時系列の並びに戻すことに
より出力信号ＤOUT3を得、これを信号出力端２６を介し
て外部に出力する。
【００６４】この場合このビデオ信号用プロセツサ２０
では、上述のように第１のセレクタ２４の切替えによつ
て映像信号ＤIN1 を受け入れるブロツク２１、２２を選
択でき、また第１及び第２のブロツク２１、２２の１次
元配列するビツト処理プロセツサレメント数Ｈがそれぞ
れ標準ＴＶ信号の一水平走査期間の画素数の上限に合わ
せているため、例えば映像信号ＤIN1 として標準ＴＶ信
号が供給された場合でも、各第１及び第２のブロツク２
１、２２のビツト処理プロセツサエレメントの数が冗長
とならず、また映像信号ＤIN1 としてＨＤＴＶ信号が供
給された場合でも各第１及び第２のブロツク２１、２２
のビツト処理プロセツサエレメントの数が不足すること
がない。
では、上述のように第１のセレクタ２４の切替えによつ
て映像信号ＤIN1 を受け入れるブロツク２１、２２を選
択でき、また第１及び第２のブロツク２１、２２の１次
元配列するビツト処理プロセツサレメント数Ｈがそれぞ
れ標準ＴＶ信号の一水平走査期間の画素数の上限に合わ
せているため、例えば映像信号ＤIN1 として標準ＴＶ信
号が供給された場合でも、各第１及び第２のブロツク２
１、２２のビツト処理プロセツサエレメントの数が冗長
とならず、また映像信号ＤIN1 としてＨＤＴＶ信号が供
給された場合でも各第１及び第２のブロツク２１、２２
のビツト処理プロセツサエレメントの数が不足すること
がない。
【００６５】従つてビデオ信号用プロセツサをこのよう
に構成することによつて、映像信号ＤIN1 として標準Ｔ
Ｖ信号及びＨＤＴＶ信号のいずれが供給された場合にお
いても実用上十分に対応することができる。因に、映像
信号ＤIN1 としてＨＤＴＶ信号が供給された場合と、標
準ＴＶ信号が供給された場合とでは、サンプリング周波
数の違いのために入出力のデータレートが異なり、この
結果第１及び第２のブロツク２１、２２の各入力ＳＡＭ
部２１Ａ、２２Ａへの入力速度や各出力ＳＡＭ部２１
Ｂ、２２Ｂからの出力速度の違いが生じるが、この他に
水平走査期間の時間が異なるためにプログラムできる命
令ステツプ数が異なる。
に構成することによつて、映像信号ＤIN1 として標準Ｔ
Ｖ信号及びＨＤＴＶ信号のいずれが供給された場合にお
いても実用上十分に対応することができる。因に、映像
信号ＤIN1 としてＨＤＴＶ信号が供給された場合と、標
準ＴＶ信号が供給された場合とでは、サンプリング周波
数の違いのために入出力のデータレートが異なり、この
結果第１及び第２のブロツク２１、２２の各入力ＳＡＭ
部２１Ａ、２２Ａへの入力速度や各出力ＳＡＭ部２１
Ｂ、２２Ｂからの出力速度の違いが生じるが、この他に
水平走査期間の時間が異なるためにプログラムできる命
令ステツプ数が異なる。
【００６６】すなわち水平走査期間の時間をＴとし、プ
ロセツサの命令サイクルタイムをｔとすると、プログラ
ム可能な命令ステツプ数の限界Ｌは、次式
ロセツサの命令サイクルタイムをｔとすると、プログラ
ム可能な命令ステツプ数の限界Ｌは、次式
【数１】 で与えられる。従つて映像信号ＤIN1 としてＨＤＴＶ信
号が供給された場合には、標準ＴＶ信号が供給された場
合に比べてプログラムできるステツプ数が少なくなるの
で注意が必要である。
号が供給された場合には、標準ＴＶ信号が供給された場
合に比べてプログラムできるステツプ数が少なくなるの
で注意が必要である。
【００６７】（１−４）第１実施例の効果 以上の構成によれば、ビツト処理プロセツサエレメント
を多数１次元配列した多並列ＤＳＰプロセツサをブロツ
クとして、第１のブロツク２１に映像信号ＤIN1 を供給
すると共に、第２のブロツク２２に第１のブロツク２１
の出力又は信号入力端子２３に供給される映像信号Ｄ
IN1 を第１のセレクタ２４により選択的に供給し、かつ
最終出力として第１又は第２のブロツク２１、２２の各
出力ＤOUT1、ＤOUT2のいずれかを第２のセレクタ２５に
より選択的に出力するようにしたことにより、映像信号
ＤIN1 として標準ＴＶ信号及びＨＤＴＶ信号のいずれが
供給された場合においても無駄なく汎用に対応すること
ができ、かくして各種の画像フオーマツトに汎用的に対
応し得るビデオ信号用プロセツサを実現できる。
を多数１次元配列した多並列ＤＳＰプロセツサをブロツ
クとして、第１のブロツク２１に映像信号ＤIN1 を供給
すると共に、第２のブロツク２２に第１のブロツク２１
の出力又は信号入力端子２３に供給される映像信号Ｄ
IN1 を第１のセレクタ２４により選択的に供給し、かつ
最終出力として第１又は第２のブロツク２１、２２の各
出力ＤOUT1、ＤOUT2のいずれかを第２のセレクタ２５に
より選択的に出力するようにしたことにより、映像信号
ＤIN1 として標準ＴＶ信号及びＨＤＴＶ信号のいずれが
供給された場合においても無駄なく汎用に対応すること
ができ、かくして各種の画像フオーマツトに汎用的に対
応し得るビデオ信号用プロセツサを実現できる。
【００６８】（１−５）他の実施例 なお上述の第１実施例においては、本発明をビデオ信号
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。また上述の第１実施例におい
ては、ビツト処理プロセツサエレメントを１次元配列し
た多並列ＤＳＰプロセツサでなるプロセツサブロツク
（第１及び第２のブロツク２１、２２）を２つだけ接続
配列するようにした場合について述べたが、本発明はこ
れに限らず、要は、各プロセツサブロツクに対して対応
する第１のセレクタにより前段のプロセツサブロツクの
出力又は入力データのいずれか一方を選択的に供給する
と共に、これら各プロセツサブロツクの出力のいずれか
を第２のセレクタにより選択的に最終出力として出力す
るように各プロセツサブロツクを順次接続するようにし
て信号処理装置（ビデオ信号用プロセツサを含む）を構
成するのであれば、接続するプロセツサブロツク数とし
ては３つ以上であつても良い。
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。また上述の第１実施例におい
ては、ビツト処理プロセツサエレメントを１次元配列し
た多並列ＤＳＰプロセツサでなるプロセツサブロツク
（第１及び第２のブロツク２１、２２）を２つだけ接続
配列するようにした場合について述べたが、本発明はこ
れに限らず、要は、各プロセツサブロツクに対して対応
する第１のセレクタにより前段のプロセツサブロツクの
出力又は入力データのいずれか一方を選択的に供給する
と共に、これら各プロセツサブロツクの出力のいずれか
を第２のセレクタにより選択的に最終出力として出力す
るように各プロセツサブロツクを順次接続するようにし
て信号処理装置（ビデオ信号用プロセツサを含む）を構
成するのであれば、接続するプロセツサブロツク数とし
ては３つ以上であつても良い。
【００６９】さらに上述の第１実施例においては、第１
及び第２のブロツク２１、２２を、例えば図１４のリニ
アアレイ型プロセツサ１からプログラム制御部７を除去
したのと同様に構成するようにした場合について述べた
が、本発明はこれに限らず、要は、ビツト処理プロセツ
サエレメントを１次元配列することにより形成された多
並列ＤＳＰプロセツサであるならば、第１及び第２のブ
ロツク２１、２２の構成としては、この他種々の構成を
適用できる。
及び第２のブロツク２１、２２を、例えば図１４のリニ
アアレイ型プロセツサ１からプログラム制御部７を除去
したのと同様に構成するようにした場合について述べた
が、本発明はこれに限らず、要は、ビツト処理プロセツ
サエレメントを１次元配列することにより形成された多
並列ＤＳＰプロセツサであるならば、第１及び第２のブ
ロツク２１、２２の構成としては、この他種々の構成を
適用できる。
【００７０】この場合例えば本発明を適用してビデオ信
号用プロセツサを構築するのであれば、供給されるビツ
ト並列かつ時系列直列な画素データを、画像の水平走査
期間を単位としてビツト直列かつ時系列並列に変換する
直列並列手段と、当該直列並列変換手段によりビツト直
列かつ時系列並列に変換された画像データを水平走査期
間を単位として演算する演算手段と、ビツト直列かつ時
系列並列な画像データを、画像の水平走査期間を単位と
してビツト並列かつ時系列直列に並列直列変換して出力
する並列直列変換手段とで第１及び第２のブロツク２
１、２２を構成するようにすれば良い。
号用プロセツサを構築するのであれば、供給されるビツ
ト並列かつ時系列直列な画素データを、画像の水平走査
期間を単位としてビツト直列かつ時系列並列に変換する
直列並列手段と、当該直列並列変換手段によりビツト直
列かつ時系列並列に変換された画像データを水平走査期
間を単位として演算する演算手段と、ビツト直列かつ時
系列並列な画像データを、画像の水平走査期間を単位と
してビツト並列かつ時系列直列に並列直列変換して出力
する並列直列変換手段とで第１及び第２のブロツク２
１、２２を構成するようにすれば良い。
【００７１】さらに上述の第１実施例においては、画像
信号ＤIN1 として標準ＴＶ信号が供給された場合に、第
１及び第２のセレクタ２４、２５がいずれも第１の切替
え端を選択するように動作させるようにした場合につい
て述べたが、本発明はこれに限らず、これ以外の動作を
させるようにしても良い。
信号ＤIN1 として標準ＴＶ信号が供給された場合に、第
１及び第２のセレクタ２４、２５がいずれも第１の切替
え端を選択するように動作させるようにした場合につい
て述べたが、本発明はこれに限らず、これ以外の動作を
させるようにしても良い。
【００７２】例えば第１のセレクタ２４に第１の切替え
端を選択させることにより第１及び第２のブロツク２
１、２２のそれぞれに映像信号ＤIN1 を供給すると共
に、これら第１及び第２のブロツク２１、２２において
それぞれ映像信号ＤIN1 に対して別の処理を施し、必要
に応じて必要な方の出力ＤOUT1、ＤOUT2を第２のセレク
タ２５で選択して出力信号ＤOUT3として出力するように
動作させるようにしても良い。なおこのときのタイミン
グチヤートを図３に示す。この場合図３において、
（Ａ）は映像信号ＤIN1 の各ラインデータの入力のタイ
ミングを、（Ｂ）は第１及び第２のブロツク２１、２２
での各ラインデータの処理タイミングを、（Ｃ）は処理
された各ラインデータの第１及び第２のセレクタ２４、
２５からの出力タイミングをそれぞれ示す。
端を選択させることにより第１及び第２のブロツク２
１、２２のそれぞれに映像信号ＤIN1 を供給すると共
に、これら第１及び第２のブロツク２１、２２において
それぞれ映像信号ＤIN1 に対して別の処理を施し、必要
に応じて必要な方の出力ＤOUT1、ＤOUT2を第２のセレク
タ２５で選択して出力信号ＤOUT3として出力するように
動作させるようにしても良い。なおこのときのタイミン
グチヤートを図３に示す。この場合図３において、
（Ａ）は映像信号ＤIN1 の各ラインデータの入力のタイ
ミングを、（Ｂ）は第１及び第２のブロツク２１、２２
での各ラインデータの処理タイミングを、（Ｃ）は処理
された各ラインデータの第１及び第２のセレクタ２４、
２５からの出力タイミングをそれぞれ示す。
【００７３】またこの場合の第２のセレクタ２５の選択
は、水平走査期間を単位に切り替えることも、画素単位
で切り替えることも可能であり、さらにその切り替えを
何らかの演算の結果によつて作動させるようにしても良
い。さらに外部からの制御信号や条件信号によつて第１
及び第２のブロツク２１、２２による映像信号ＤIN1に
対する処理内容を代えるようにしても良い。
は、水平走査期間を単位に切り替えることも、画素単位
で切り替えることも可能であり、さらにその切り替えを
何らかの演算の結果によつて作動させるようにしても良
い。さらに外部からの制御信号や条件信号によつて第１
及び第２のブロツク２１、２２による映像信号ＤIN1に
対する処理内容を代えるようにしても良い。
【００７４】また映像信号ＤIN1 として標準ＴＶ信号が
入力された場合の別の動作のさせ方としては、第１のセ
レクタ２５には第１の入力端を選択させておき、映像信
号ＤIN1 として２系統の標準ＴＶ信号を倍速で与え、本
来の一水平走査期間の前半でまず片方の系統の標準ＴＶ
信号を第２のブロツク２２に、後半で他方の系統の標準
ＴＶ信号を第１のブロツク２１に導き、これら第１及び
第２のブロツク２１、２２のそれぞれにおいて所定の処
理をして、今度は第２のブロツク２２の出力Ｄ OUT2と、
第１のブロツク２１の出力ＤOUT1とを順次倍速で出力さ
せ、第２のセレクタ２５でも本来の一水平走査期間の前
半と後半とでタイミング良くこれらを選択的に通過させ
て、２系統の映像信号ＤIN1 の処理結果を両方得ること
ができるようにしても良い。なおこのときのタイミング
チヤートを図４に示す。この場合図４において、（Ａ）
は映像信号ＤIN1 の各ラインデータの入力のタイミング
を、（Ｂ）は第１及び第２のブロツク２１、２２での各
ラインデータの処理タイミングを、（Ｃ）は処理された
各ラインデータの第１及び第２のセレクタ２４、２５か
らの出力タイミングをそれぞれ示す。
入力された場合の別の動作のさせ方としては、第１のセ
レクタ２５には第１の入力端を選択させておき、映像信
号ＤIN1 として２系統の標準ＴＶ信号を倍速で与え、本
来の一水平走査期間の前半でまず片方の系統の標準ＴＶ
信号を第２のブロツク２２に、後半で他方の系統の標準
ＴＶ信号を第１のブロツク２１に導き、これら第１及び
第２のブロツク２１、２２のそれぞれにおいて所定の処
理をして、今度は第２のブロツク２２の出力Ｄ OUT2と、
第１のブロツク２１の出力ＤOUT1とを順次倍速で出力さ
せ、第２のセレクタ２５でも本来の一水平走査期間の前
半と後半とでタイミング良くこれらを選択的に通過させ
て、２系統の映像信号ＤIN1 の処理結果を両方得ること
ができるようにしても良い。なおこのときのタイミング
チヤートを図４に示す。この場合図４において、（Ａ）
は映像信号ＤIN1 の各ラインデータの入力のタイミング
を、（Ｂ）は第１及び第２のブロツク２１、２２での各
ラインデータの処理タイミングを、（Ｃ）は処理された
各ラインデータの第１及び第２のセレクタ２４、２５か
らの出力タイミングをそれぞれ示す。
【００７５】この場合２系統の標準ＴＶ信号の入出力の
倍速化は、上述のように水平走査期間を単位としても良
いが、画素単位であつても良く、要は、第１及び第２の
ブロツク２１、２２の各入力ＳＡＭ部２１Ａ、２２Ａ及
び各出力ＳＡＭ部２１Ｂ、２２Ｂや、第１及び第２のセ
レクタ２４、２５に対応する動作をさせるようにすれば
良い。このとき各第１及び第２のブロツク２１、２２の
各入力ＳＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部２１
Ｂ、２２Ｂは倍速動作が必要であるが、これら各入力Ｓ
ＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部２１Ｂ、２２
ＢはＨＤＴＶ信号を扱い得ることが前提であるため、標
準ＴＶ信号の入力に対しては当然倍速でも扱うことがで
きる。
倍速化は、上述のように水平走査期間を単位としても良
いが、画素単位であつても良く、要は、第１及び第２の
ブロツク２１、２２の各入力ＳＡＭ部２１Ａ、２２Ａ及
び各出力ＳＡＭ部２１Ｂ、２２Ｂや、第１及び第２のセ
レクタ２４、２５に対応する動作をさせるようにすれば
良い。このとき各第１及び第２のブロツク２１、２２の
各入力ＳＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部２１
Ｂ、２２Ｂは倍速動作が必要であるが、これら各入力Ｓ
ＡＭ部２１Ａ、２２Ａ及び各出力ＳＡＭ部２１Ｂ、２２
ＢはＨＤＴＶ信号を扱い得ることが前提であるため、標
準ＴＶ信号の入力に対しては当然倍速でも扱うことがで
きる。
【００７６】またこの場合第１及び第２のブロツク２
１、２２での処理内容は、同じであつても又は別々であ
つても良い。さらに上述の第１実施例においては、入力
する映像信号ＤIN1 がＨＤＴＶ信号である場合に、一水
平走査期間の各画素の２分割の仕方として前半と後半に
分けるようにした場合について述べたが、本発明はこれ
に限らず、２分割の仕方としては画素単位で交互に分け
るなど、この他種々のバリエーシヨンを適用できる。
１、２２での処理内容は、同じであつても又は別々であ
つても良い。さらに上述の第１実施例においては、入力
する映像信号ＤIN1 がＨＤＴＶ信号である場合に、一水
平走査期間の各画素の２分割の仕方として前半と後半に
分けるようにした場合について述べたが、本発明はこれ
に限らず、２分割の仕方としては画素単位で交互に分け
るなど、この他種々のバリエーシヨンを適用できる。
【００７７】なお上述の第１実施例を含め、このように
一水平走査期間の画素を分割して別々のプロセツサブロ
ツクで処理する場合には、特にフイルタ処理の場合な
ど、入力データを水平走査期間の中央の画素のところで
２分割しては困ることがある。これは例えば水平方向の
デイジタルフイルタのように、その画素ごとの演算処理
に対して隣接する左右の連続画素データも演算に必要な
場合であり、この場合にきれいに分割点を作つてしまう
と、つなぎめの周辺がきちんと計算できなくなる。従つ
てこのような場合には、少しづつデータがオーバーラツ
プするように２つのグループに入力データを分割するよ
うにすれば良い。
一水平走査期間の画素を分割して別々のプロセツサブロ
ツクで処理する場合には、特にフイルタ処理の場合な
ど、入力データを水平走査期間の中央の画素のところで
２分割しては困ることがある。これは例えば水平方向の
デイジタルフイルタのように、その画素ごとの演算処理
に対して隣接する左右の連続画素データも演算に必要な
場合であり、この場合にきれいに分割点を作つてしまう
と、つなぎめの周辺がきちんと計算できなくなる。従つ
てこのような場合には、少しづつデータがオーバーラツ
プするように２つのグループに入力データを分割するよ
うにすれば良い。
【００７８】さらに上述の第１実施例においては、第１
及び第２のブロツク２１、２２に設ける演算手段を図１
４のＡＬＵアレイ部４（複数の図１６のＡＬＵアレイセ
ル４Ａからなる）のように構成するようにした場合につ
いて述べたが、本発明はこれに限らず、この他種々の構
成を適用できる。この場合例えばＡＬＵ４Ｂ（図１６）
のような演算器の前段又は後段の少なくとも一方にパイ
プラインレジスタを設けるようにしてこの演算手段を構
築すれば、処理の高速化を図ることができる。
及び第２のブロツク２１、２２に設ける演算手段を図１
４のＡＬＵアレイ部４（複数の図１６のＡＬＵアレイセ
ル４Ａからなる）のように構成するようにした場合につ
いて述べたが、本発明はこれに限らず、この他種々の構
成を適用できる。この場合例えばＡＬＵ４Ｂ（図１６）
のような演算器の前段又は後段の少なくとも一方にパイ
プラインレジスタを設けるようにしてこの演算手段を構
築すれば、処理の高速化を図ることができる。
【００７９】さらに上述の第１実施例においては、第１
及び第２のブロツク２１、２２の各入力ＳＡＭ部２１
Ａ、２２Ａ及び出力ＳＡＭ部２１Ｂ、２２Ｂ並びに他の
記憶手段を図１６のように構成するようにした場合につ
いて述べたが、本発明はこれに限らず、これら第１及び
第２のブロツク２１、２２の各入力ＳＡＭ部２１Ａ、２
２Ａ及び出力ＳＡＭ部２１Ｂ、２２Ｂ並びに他の記憶手
段として、読み出し用の２つのポートを有し、書き込み
用に１つのポートを有する３ポートメモリを適用するよ
うにしても良い。この場合、各ポートのためのビツト線
を書き込み又は読み出しにそれぞれ専用化するようにし
ても良い。
及び第２のブロツク２１、２２の各入力ＳＡＭ部２１
Ａ、２２Ａ及び出力ＳＡＭ部２１Ｂ、２２Ｂ並びに他の
記憶手段を図１６のように構成するようにした場合につ
いて述べたが、本発明はこれに限らず、これら第１及び
第２のブロツク２１、２２の各入力ＳＡＭ部２１Ａ、２
２Ａ及び出力ＳＡＭ部２１Ｂ、２２Ｂ並びに他の記憶手
段として、読み出し用の２つのポートを有し、書き込み
用に１つのポートを有する３ポートメモリを適用するよ
うにしても良い。この場合、各ポートのためのビツト線
を書き込み又は読み出しにそれぞれ専用化するようにし
ても良い。
【００８０】（２）第２実施例 （２−１）プロセツサブロツクの縦方向の拡張 次に今度は、ビツト処理プロセツサエレメントを多数１
次元配列した多並列ＤＳＰプロセツサにおけるプロセツ
サ処理性能を向上させるための技術について説明する。
次元配列した多並列ＤＳＰプロセツサにおけるプロセツ
サ処理性能を向上させるための技術について説明する。
【００８１】先に述べたように、このアーキテクチヤの
プロセツサの処理性能を向上させるには、命令サイクル
を高速化するか、ＡＬＵを並列化するか、又はプロセツ
サブロツク全体の並列化によるしかない。以下はプロセ
ツサブロツク全体の並列化に関する方法である。
プロセツサの処理性能を向上させるには、命令サイクル
を高速化するか、ＡＬＵを並列化するか、又はプロセツ
サブロツク全体の並列化によるしかない。以下はプロセ
ツサブロツク全体の並列化に関する方法である。
【００８２】第１実施例では、プロセツサブロツク全体
を２つ直列にして２倍の処理を実現しているわけで、既
にある程度目的を達成していると言い得るが、さらに以
下のようなことが考えられる。すなわち第１実施例で
は、ビツト処理プロセツサエレメントを多数１次元配列
した多並列ＤＳＰプロセツサをひとつのブロツクとし
て、その２つのブロツク（第１及び第２のブロツク２
１、２２）を横方向に並べたわけだが、この第２実施例
ではこれらを縦方向に並べてプロセツサ全体を並列化す
るようにする。
を２つ直列にして２倍の処理を実現しているわけで、既
にある程度目的を達成していると言い得るが、さらに以
下のようなことが考えられる。すなわち第１実施例で
は、ビツト処理プロセツサエレメントを多数１次元配列
した多並列ＤＳＰプロセツサをひとつのブロツクとし
て、その２つのブロツク（第１及び第２のブロツク２
１、２２）を横方向に並べたわけだが、この第２実施例
ではこれらを縦方向に並べてプロセツサ全体を並列化す
るようにする。
【００８３】しかしこれは例えば図５に示すように、第
１及び第２のブロツク２１、２２を縦方向に並べ、入力
する映像信号ＤIN1 に対して第１及び第２の各ブロツク
２１、２２において順次所定の処理を施した後、第２の
ブロツク２２の出力ＤOUT2を最終出力として出力するよ
うにビデオ信号用プロセツサを構成することを意味する
ものではない。実際上これは、第１実施例のビデオ信号
用プロセツサ２０において、標準ＴＶ信号を第１及び第
２のブロツク２１、２２により直列処理する場合と同じ
ことである。
１及び第２のブロツク２１、２２を縦方向に並べ、入力
する映像信号ＤIN1 に対して第１及び第２の各ブロツク
２１、２２において順次所定の処理を施した後、第２の
ブロツク２２の出力ＤOUT2を最終出力として出力するよ
うにビデオ信号用プロセツサを構成することを意味する
ものではない。実際上これは、第１実施例のビデオ信号
用プロセツサ２０において、標準ＴＶ信号を第１及び第
２のブロツク２１、２２により直列処理する場合と同じ
ことである。
【００８４】しかしながらこのように構成されたビデオ
信号用プロセツサ３０において、第１のブロツク２１の
出力ＳＡＭ部２１Ｂと、第２のブロツク２２の入力ＳＡ
Ｍ部２２Ａとが冗長であることに気付く。
信号用プロセツサ３０において、第１のブロツク２１の
出力ＳＡＭ部２１Ｂと、第２のブロツク２２の入力ＳＡ
Ｍ部２２Ａとが冗長であることに気付く。
【００８５】すなわちこのビデオ信号用プロセツサ３０
の場合、第１のブロツク２１において出力ＳＡＭ部２１
Ｂは、一水平走査期間分の多並列化された各プロセツサ
エレメントの多並列データを並列に受け、それを水平走
査期間の画像信号時系列に戻すために、データ列をパラ
レル／シリアル変換（並列直列変換）しているに他なら
ない。また第２のブロツク２２において入力ＳＡＭ部２
２Ａは、水平走査期間の画像信号時系列、すなわち時間
的に直列なデータ列を受けて、水平走査期間分の多並列
化された各プロセツサエレメントへの多並列データにす
るため、データ列をシリアル／パラレル変換（直列並列
変換）しているに他ならない。
の場合、第１のブロツク２１において出力ＳＡＭ部２１
Ｂは、一水平走査期間分の多並列化された各プロセツサ
エレメントの多並列データを並列に受け、それを水平走
査期間の画像信号時系列に戻すために、データ列をパラ
レル／シリアル変換（並列直列変換）しているに他なら
ない。また第２のブロツク２２において入力ＳＡＭ部２
２Ａは、水平走査期間の画像信号時系列、すなわち時間
的に直列なデータ列を受けて、水平走査期間分の多並列
化された各プロセツサエレメントへの多並列データにす
るため、データ列をシリアル／パラレル変換（直列並列
変換）しているに他ならない。
【００８６】従つて例えばこの図５のようにビデオ信号
用プロセツサを構築する場合、第１のブロツク２１の出
力ＳＡＭ部２１Ｂ及び第２のブロツク２２の入力ＳＡＭ
部２２Ａをそれぞれ省略し、第１のブロツク２１の出力
ＳＡＭ部２１Ｂの入力となる多並列データを、直接第２
のブロツク２２の入力ＳＡＭ部２２Ａの出力の多並列デ
ータと直結しても良いことが分かる。
用プロセツサを構築する場合、第１のブロツク２１の出
力ＳＡＭ部２１Ｂ及び第２のブロツク２２の入力ＳＡＭ
部２２Ａをそれぞれ省略し、第１のブロツク２１の出力
ＳＡＭ部２１Ｂの入力となる多並列データを、直接第２
のブロツク２２の入力ＳＡＭ部２２Ａの出力の多並列デ
ータと直結しても良いことが分かる。
【００８７】（２−２）第２実施例によるビデオ信号用
プロセツサの構成 図６は、第２実施例によるビデオ信号用プロセツサ４０
を示し、図５に示すビデオ信号用プロセツサ３０の第１
のブロツク２１の出力ＳＡＭ部２１Ｂと第２のブロツク
２２の入力ＳＡＭ部２２Ａを削除することにより構成さ
れている。またこのビデオ信号用プロセツサ４０におい
ては、図１４のデータメモリ部３、５に相当する部分を
ビツト線を専用化した１つの３ポートメモリにまとめて
新たなデータメモリ部４４、４６とし、さらにパイプラ
イン処理を施して性能の向上を計つている。
プロセツサの構成 図６は、第２実施例によるビデオ信号用プロセツサ４０
を示し、図５に示すビデオ信号用プロセツサ３０の第１
のブロツク２１の出力ＳＡＭ部２１Ｂと第２のブロツク
２２の入力ＳＡＭ部２２Ａを削除することにより構成さ
れている。またこのビデオ信号用プロセツサ４０におい
ては、図１４のデータメモリ部３、５に相当する部分を
ビツト線を専用化した１つの３ポートメモリにまとめて
新たなデータメモリ部４４、４６とし、さらにパイプラ
イン処理を施して性能の向上を計つている。
【００８８】従つてこのビデオ信号用プロセツサ４０
は、実際上はビツト処理プロセツサエレメントを多数１
次元配列した多並列ＤＳＰプロセツサでなる２つのブロ
ツク（第１及び第２のブロツク４１、４２）から構成さ
れているが、これをひとつのプロセツサブロツク列とし
て考えれば、このプロセツサブロツク列は、図６からも
明らかなように、入力ＳＡＭ部４３、データメモリ部４
４、ＡＬＵアレイ部４５、データメモリ部４６、ＡＬＵ
アレイ部４７、出力ＳＡＭ部４８、プログラム制御部４
９及びプログラム制御部５０などからなるひとつの新プ
ロセツサブロツクと言うことができる。
は、実際上はビツト処理プロセツサエレメントを多数１
次元配列した多並列ＤＳＰプロセツサでなる２つのブロ
ツク（第１及び第２のブロツク４１、４２）から構成さ
れているが、これをひとつのプロセツサブロツク列とし
て考えれば、このプロセツサブロツク列は、図６からも
明らかなように、入力ＳＡＭ部４３、データメモリ部４
４、ＡＬＵアレイ部４５、データメモリ部４６、ＡＬＵ
アレイ部４７、出力ＳＡＭ部４８、プログラム制御部４
９及びプログラム制御部５０などからなるひとつの新プ
ロセツサブロツクと言うことができる。
【００８９】ここで実際上このビデオ信号用プロセツサ
４０の場合、第１のブロツク４１は、入力ＳＡＭ部４
３、データメモリ部４４及びＡＬＵアレイ部４５が、リ
ニアアレイ（直線配列）型に多数並列化されたプロセツ
サエレメント群を構成しており、この多数のプロセツサ
エレメントがプログラム制御部４９の共通のプログラム
制御により連動してＳＩＭＤ制御し得るようになされて
いる。また第２のブロツク４２は、データメモリ部４
６、ＡＬＵアレイ部４７及び出力ＳＡＭ部４８がリニア
アレイ（直線配列）型に多数並列化されたプロセツサエ
レメント群を構成しており、その多数のプロセツサエレ
メントがプログラム制御部５０の共通のプログラム制御
により連動してＳＩＭＤ制御し得るようになされてい
る。
４０の場合、第１のブロツク４１は、入力ＳＡＭ部４
３、データメモリ部４４及びＡＬＵアレイ部４５が、リ
ニアアレイ（直線配列）型に多数並列化されたプロセツ
サエレメント群を構成しており、この多数のプロセツサ
エレメントがプログラム制御部４９の共通のプログラム
制御により連動してＳＩＭＤ制御し得るようになされて
いる。また第２のブロツク４２は、データメモリ部４
６、ＡＬＵアレイ部４７及び出力ＳＡＭ部４８がリニア
アレイ（直線配列）型に多数並列化されたプロセツサエ
レメント群を構成しており、その多数のプロセツサエレ
メントがプログラム制御部５０の共通のプログラム制御
により連動してＳＩＭＤ制御し得るようになされてい
る。
【００９０】この場合これらのうち、入力ＳＡＭ部４３
及び出力ＳＡＭ部４８は、図１４に示す従来例と全く同
様と考えてよいので、説明を省略する。またプログラム
制御部４９及びプログラム制御部５０においては、基本
的には従来例とほぼ同様に構成されており、例えば図６
に示すようなアンドゲート回路６２でなる調停回路６１
を介して通信し得るようになされている。
及び出力ＳＡＭ部４８は、図１４に示す従来例と全く同
様と考えてよいので、説明を省略する。またプログラム
制御部４９及びプログラム制御部５０においては、基本
的には従来例とほぼ同様に構成されており、例えば図６
に示すようなアンドゲート回路６２でなる調停回路６１
を介して通信し得るようになされている。
【００９１】一方入力ＳＡＭ部４３、データメモリ部４
４、データメモリ部４６及び出力ＳＡＭ部４８は、いず
れも基本的にメモリであり、入力ＳＡＭ部４３及びデー
タメモリ部４４と、データメモリ部４６及び出力ＳＡＭ
部４８とがそれぞれ同じアドレス空間に置かれている。
またこれらのメモリのためのROW アドレスデコードは、
詳細に説明しないが、プログラム制御部４９及びプログ
ラム制御部５０に含まれているものとして以下説明す
る。
４、データメモリ部４６及び出力ＳＡＭ部４８は、いず
れも基本的にメモリであり、入力ＳＡＭ部４３及びデー
タメモリ部４４と、データメモリ部４６及び出力ＳＡＭ
部４８とがそれぞれ同じアドレス空間に置かれている。
またこれらのメモリのためのROW アドレスデコードは、
詳細に説明しないが、プログラム制御部４９及びプログ
ラム制御部５０に含まれているものとして以下説明す
る。
【００９２】第１のブロツク４１と第２のブロツク４２
を接続した全体を新プロセツサブロツクとして見たと
き、多数並列化されたプロセツサエレメントの単一エレ
メント分は、図６において斜線で示したような縦の細長
い範囲であり、これがこの図６の横方向に直線配列で並
んでいる。すなわちひとつのプロセツサエレメントは、
図１５の一般的な書き方に合わせて書くと、図７のよう
な構成に相当する。なおここでのプロセツサエレメント
も、従来例と同じくビツト処理プロセツサである。
を接続した全体を新プロセツサブロツクとして見たと
き、多数並列化されたプロセツサエレメントの単一エレ
メント分は、図６において斜線で示したような縦の細長
い範囲であり、これがこの図６の横方向に直線配列で並
んでいる。すなわちひとつのプロセツサエレメントは、
図１５の一般的な書き方に合わせて書くと、図７のよう
な構成に相当する。なおここでのプロセツサエレメント
も、従来例と同じくビツト処理プロセツサである。
【００９３】ここでこの図７のプロセツサ６３におい
て、入力バツフアメモリ（ＩＱ）５１に相当するのが図
６の入力ＳＡＭ部４３であり、出力バツフアメモリ（Ｏ
Ｑ）５２に相当するのが出力ＳＡＭ部４８である。また
データメモリ（ＲＦＲ）５３に相当するのがデータメモ
リ部４４であり、ＡＬＵ（ＡＬＵＲ）５４に相当するの
がＡＬＵアレイ部４５である。さらにデータメモリ（Ｒ
ＦＴ）５５に相当するのがデータメモリ部４６であり、
ＡＬＵ（ＡＬＵＴ）５６に相当するのがＡＬＵアレイ部
４７である。なお図中においてコントローラ（ＣＯＮＴ
Ｒ）５７及びコントローラ（ＣＯＮＴＴ）５８は、それ
ぞれプログラム制御部４９、５０に相当する。
て、入力バツフアメモリ（ＩＱ）５１に相当するのが図
６の入力ＳＡＭ部４３であり、出力バツフアメモリ（Ｏ
Ｑ）５２に相当するのが出力ＳＡＭ部４８である。また
データメモリ（ＲＦＲ）５３に相当するのがデータメモ
リ部４４であり、ＡＬＵ（ＡＬＵＲ）５４に相当するの
がＡＬＵアレイ部４５である。さらにデータメモリ（Ｒ
ＦＴ）５５に相当するのがデータメモリ部４６であり、
ＡＬＵ（ＡＬＵＴ）５６に相当するのがＡＬＵアレイ部
４７である。なお図中においてコントローラ（ＣＯＮＴ
Ｒ）５７及びコントローラ（ＣＯＮＴＴ）５８は、それ
ぞれプログラム制御部４９、５０に相当する。
【００９４】この場合上述のように、図７の各データメ
モリ５３、５５（すなわち図６のデータメモリ部４５と
データメモリ部４６）は、従来例と違つてそれぞれ３ポ
ートメモリになつており、これにより１サイクル中に２
つの読み出しと１つの書き込みを同時に行うことができ
る。これら各データメモリ５３、５５へのアドレシング
は、それぞれ３つのアドレスを同時に与えることにな
る。２つの読み出しポートからの出力は、そのまま図６
のＡＬＵ５４及びＡＬＵ５６（すなわち図６のＡＬＵア
レイ部４５及びＡＬＵアレイ部４７）にそれぞれ導かれ
る。
モリ５３、５５（すなわち図６のデータメモリ部４５と
データメモリ部４６）は、従来例と違つてそれぞれ３ポ
ートメモリになつており、これにより１サイクル中に２
つの読み出しと１つの書き込みを同時に行うことができ
る。これら各データメモリ５３、５５へのアドレシング
は、それぞれ３つのアドレスを同時に与えることにな
る。２つの読み出しポートからの出力は、そのまま図６
のＡＬＵ５４及びＡＬＵ５６（すなわち図６のＡＬＵア
レイ部４５及びＡＬＵアレイ部４７）にそれぞれ導かれ
る。
【００９５】このＡＬＵ５４（すなわちＡＬＵアレイ部
４５）の出力は、各データメモリ５３、５５（すなわち
データメモリ部４４とデータメモリ部４６）の書き込み
ポートに導かれる。またＡＬＵ５６（すなわちＡＬＵア
レイ部４７）の出力は、データメモリ５５と出力バツフ
アメモリ５２（すなわちデータメモリ部４６の書き込み
ポートと出力ＳＡＭ部４８）に導かれる。図７の各セレ
クタ（ＳＥＬＲ、ＳＥＬＴ）５９、６０は、後述する図
８及び図９のスリーステートバツフアＢ１、Ｂ２、Ｂ
３、Ｂ４による入力選択機能に相当し、それぞれの３ポ
ートメモリの書き込みポートの入力源を選択するための
ものである。
４５）の出力は、各データメモリ５３、５５（すなわち
データメモリ部４４とデータメモリ部４６）の書き込み
ポートに導かれる。またＡＬＵ５６（すなわちＡＬＵア
レイ部４７）の出力は、データメモリ５５と出力バツフ
アメモリ５２（すなわちデータメモリ部４６の書き込み
ポートと出力ＳＡＭ部４８）に導かれる。図７の各セレ
クタ（ＳＥＬＲ、ＳＥＬＴ）５９、６０は、後述する図
８及び図９のスリーステートバツフアＢ１、Ｂ２、Ｂ
３、Ｂ４による入力選択機能に相当し、それぞれの３ポ
ートメモリの書き込みポートの入力源を選択するための
ものである。
【００９６】ここでこの実施例の場合、図７の入力バツ
フアメモリ５１、データメモリ５３、５５及び出力バツ
フアメモリ５２（すなわち図６の入力ＳＡＭ部４３、デ
ータメモリ部４４、４６及び出力ＳＡＭ部４８）の各メ
モリにおいては、従来例のようなリードモデイフアイラ
イトはしていない。これら各メモリは、書き込みと読み
出しは全て専用のビツト線を有しており、これら専用の
ビツト線を介して命令サイクルの各期間ごとにひとつの
書き込み又は読み出しを行う。
フアメモリ５１、データメモリ５３、５５及び出力バツ
フアメモリ５２（すなわち図６の入力ＳＡＭ部４３、デ
ータメモリ部４４、４６及び出力ＳＡＭ部４８）の各メ
モリにおいては、従来例のようなリードモデイフアイラ
イトはしていない。これら各メモリは、書き込みと読み
出しは全て専用のビツト線を有しており、これら専用の
ビツト線を介して命令サイクルの各期間ごとにひとつの
書き込み又は読み出しを行う。
【００９７】またデータメモリ５３、５５（すなわち図
６のデータメモリ部４４及びデータメモリ部４４）は上
述のように３ポートメモリであり、各ポート専用のビツ
ト線をもつているので、図７のＡＬＵ５４、５６（すな
わち図６のＡＬＵアレイ部４５、４７）を介した演算操
作は、後述する命令サイクル単位のパイプライン処理の
ために部分によつて処理サイクルが時間的にずれること
はあるが、毎サイクルごとに１回ずつ行うことができ
る。すなわち演算の前後にデータのメモリからのロード
やストアのための無駄なサイクルは生じない。
６のデータメモリ部４４及びデータメモリ部４４）は上
述のように３ポートメモリであり、各ポート専用のビツ
ト線をもつているので、図７のＡＬＵ５４、５６（すな
わち図６のＡＬＵアレイ部４５、４７）を介した演算操
作は、後述する命令サイクル単位のパイプライン処理の
ために部分によつて処理サイクルが時間的にずれること
はあるが、毎サイクルごとに１回ずつ行うことができ
る。すなわち演算の前後にデータのメモリからのロード
やストアのための無駄なサイクルは生じない。
【００９８】さらに第１のブロツク４１と第２のブロツ
ク４２のそれぞれのプロセツサエレメントの直線配列の
並列数は、従来例と同じく、扱う映像信号の一水平走査
期間の画素数（Ｈ）に一致させるかそれ以上にしてい
る。
ク４２のそれぞれのプロセツサエレメントの直線配列の
並列数は、従来例と同じく、扱う映像信号の一水平走査
期間の画素数（Ｈ）に一致させるかそれ以上にしてい
る。
【００９９】（２−３）プロセツサエレメントの詳細構
成 図８及び図９は、図６に示す新プロセツサブロツクのひ
とつのプロセツサエレメント分（斜線で示す）の構造を
詳細に示したものである。入力ＳＡＭ部４３の一つのプ
ロセツサエレメント分の構成を図１０に示す。この図１
０からも明らかなように、入力ＳＡＭ部４３の一つのプ
ロセツサエレメント７０は入力ポインタ７１と、その制
御を受ける縦に並んだ複数の入力ＳＡＭセル７２（７２
Ａ1 、７２Ａ2 、……、７２ＡISB ）とからなる。実際
上入力ＳＡＭセル７２は図６の入力する映像信号ＤIN3
のビツト数分（ＩＳＢ）だけ縦に並べて用意されるが、
図８ではそれを省略して一つのセル分の図で代表して表
示している。
成 図８及び図９は、図６に示す新プロセツサブロツクのひ
とつのプロセツサエレメント分（斜線で示す）の構造を
詳細に示したものである。入力ＳＡＭ部４３の一つのプ
ロセツサエレメント分の構成を図１０に示す。この図１
０からも明らかなように、入力ＳＡＭ部４３の一つのプ
ロセツサエレメント７０は入力ポインタ７１と、その制
御を受ける縦に並んだ複数の入力ＳＡＭセル７２（７２
Ａ1 、７２Ａ2 、……、７２ＡISB ）とからなる。実際
上入力ＳＡＭセル７２は図６の入力する映像信号ＤIN3
のビツト数分（ＩＳＢ）だけ縦に並べて用意されるが、
図８ではそれを省略して一つのセル分の図で代表して表
示している。
【０１００】またデータメモリ部４４の一つのプロセツ
サエレメント分の構成を図１１に示す。この図１１から
も明らかなように、データメモリ部４４の一つのプロセ
ツサエレメント分は、３ポートメモリセル７４（７４Ａ
1 、７４Ａ2 、……、７４ＡMBR ）を図８のＭＢＲのビ
ツト数分用意して縦に並べることにより形成されるが、
図１０ではそれを省略して一つのセルだけ代表して表示
している。なおメモリのビツト数ＭＢＲは、第１のブロ
ツク４１での演算処理の作業メモリとして必要なだけ用
意される。
サエレメント分の構成を図１１に示す。この図１１から
も明らかなように、データメモリ部４４の一つのプロセ
ツサエレメント分は、３ポートメモリセル７４（７４Ａ
1 、７４Ａ2 、……、７４ＡMBR ）を図８のＭＢＲのビ
ツト数分用意して縦に並べることにより形成されるが、
図１０ではそれを省略して一つのセルだけ代表して表示
している。なおメモリのビツト数ＭＢＲは、第１のブロ
ツク４１での演算処理の作業メモリとして必要なだけ用
意される。
【０１０１】データメモリ部４６の一つのプロセツサエ
レメント分も図１１に同じである。すなわち３ポートメ
モリセル７５（図９）を、図６のＭＢＴのビツト数分用
意して縦に並べているのだが、図９ではそれを省略して
一つのセルだけ代表して表示している。なおメモリのビ
ツト数ＭＢＴは、ブロツクＴでの演算処理の作業メモリ
として必要なだけ用意される。ＡＬＵアレイ部４５及び
ＡＬＵアレイ部４７の一つのプロセツサエレメント分
は、それぞれ図８及び図９におけるＡＬＵセル７６、７
７であり、どちらも同じ構成を有している。
レメント分も図１１に同じである。すなわち３ポートメ
モリセル７５（図９）を、図６のＭＢＴのビツト数分用
意して縦に並べているのだが、図９ではそれを省略して
一つのセルだけ代表して表示している。なおメモリのビ
ツト数ＭＢＴは、ブロツクＴでの演算処理の作業メモリ
として必要なだけ用意される。ＡＬＵアレイ部４５及び
ＡＬＵアレイ部４７の一つのプロセツサエレメント分
は、それぞれ図８及び図９におけるＡＬＵセル７６、７
７であり、どちらも同じ構成を有している。
【０１０２】ここでＡＬＵセル７６、７７中の正味のＡ
ＬＵ部分は、それぞれ１ビツトＡＬＵ７８、７９であ
り、全加算器（フルアダー）程度の回路である。ＡＬＵ
セル７６、７７中にはほかに、ＡＬＵ７８、７９の入力
選択のためのセレクタＳＥＬ１１〜１４、ＳＥＬ１５〜
ＳＥＬ１８等がある。セレクタＳＥＬ１１〜ＳＥＬ１
３、ＳＥＬ１５〜ＳＥＬ１７は、図中の複数のＸ印で示
す複数の接続線との交点のうちの一つの接続線からのデ
ータを選択する。なおＦＦ１１〜ＦＦ１４、ＦＦ１５〜
ＦＦ１８はフリツプフロツプ（１ビツトレジスタ）を示
す。
ＬＵ部分は、それぞれ１ビツトＡＬＵ７８、７９であ
り、全加算器（フルアダー）程度の回路である。ＡＬＵ
セル７６、７７中にはほかに、ＡＬＵ７８、７９の入力
選択のためのセレクタＳＥＬ１１〜１４、ＳＥＬ１５〜
ＳＥＬ１８等がある。セレクタＳＥＬ１１〜ＳＥＬ１
３、ＳＥＬ１５〜ＳＥＬ１７は、図中の複数のＸ印で示
す複数の接続線との交点のうちの一つの接続線からのデ
ータを選択する。なおＦＦ１１〜ＦＦ１４、ＦＦ１５〜
ＦＦ１８はフリツプフロツプ（１ビツトレジスタ）を示
す。
【０１０３】さらに出力ＳＡＭ部４８（図６）の一つの
プロセツサエレメント分を図１２に示す。出力ＳＡＭ部
４８は、出力ポインタ８１と、その制御を受ける縦に並
んだ複数の出力ＳＡＭセル８２（８２Ａ1 、８２Ａ2 、
……８２ＡOSB ）からなる。出力ＳＡＭセル８２は図６
の出力信号ＤOUT4のビツト数分（ＯＳＢ）だけ縦に並べ
て用意されるのだが、図９ではそれを省略して一つのセ
ル分の図で代表して表示している。
プロセツサエレメント分を図１２に示す。出力ＳＡＭ部
４８は、出力ポインタ８１と、その制御を受ける縦に並
んだ複数の出力ＳＡＭセル８２（８２Ａ1 、８２Ａ2 、
……８２ＡOSB ）からなる。出力ＳＡＭセル８２は図６
の出力信号ＤOUT4のビツト数分（ＯＳＢ）だけ縦に並べ
て用意されるのだが、図９ではそれを省略して一つのセ
ル分の図で代表して表示している。
【０１０４】図８及び図９に示す入力ＳＡＭ読み出し信
号ＳIR、メモリアクセス信号ＳRWA、ＳRRAA、ＳRRBA、
ＳTWA 、ＳTRAA、ＳTRBA及び出力ＳＡＭ書き込み信号Ｓ
OWは、メモリセルのワード線であり、各セルを横に通過
すると共に、横方向に並ぶ各プロセツサエレメントの同
じ回路要素を同様に接続しながら通過する。これらメモ
リセルのワード線はアドレスデコードがされているもの
とする。
号ＳIR、メモリアクセス信号ＳRWA、ＳRRAA、ＳRRBA、
ＳTWA 、ＳTRAA、ＳTRBA及び出力ＳＡＭ書き込み信号Ｓ
OWは、メモリセルのワード線であり、各セルを横に通過
すると共に、横方向に並ぶ各プロセツサエレメントの同
じ回路要素を同様に接続しながら通過する。これらメモ
リセルのワード線はアドレスデコードがされているもの
とする。
【０１０５】また、各セル７２、７４、７５、７６、７
７、８２を縦に通過する接続線即ちビツト線とポインタ
信号線は、縦方向に並ぶ回路要素を同様に接続しながら
通過するものとする。入力データバスは、それぞれ横に
並ぶ同じ回路要素、即ち各プロセツサエレメントの入力
ＳＡＭセル７２を同様に接続しながら通過している。出
力データバスも、それぞれ横に並ぶ同じ回路要素、即ち
出力ＳＡＭセルを同様に接続しながら通過している。こ
こで図８及び図９に示す全ての配線はそれぞれ１本であ
る。上述の「バス」とは、その配線が構成するバスのこ
とで、そのうちの１本という意味である。
７、８２を縦に通過する接続線即ちビツト線とポインタ
信号線は、縦方向に並ぶ回路要素を同様に接続しながら
通過するものとする。入力データバスは、それぞれ横に
並ぶ同じ回路要素、即ち各プロセツサエレメントの入力
ＳＡＭセル７２を同様に接続しながら通過している。出
力データバスも、それぞれ横に並ぶ同じ回路要素、即ち
出力ＳＡＭセルを同様に接続しながら通過している。こ
こで図８及び図９に示す全ての配線はそれぞれ１本であ
る。上述の「バス」とは、その配線が構成するバスのこ
とで、そのうちの１本という意味である。
【０１０６】（２−４）第２実施例の動作 次にこのビデオ信号用プロセツサ４０の動作を、図６、
図８及び図９を使つて説明する。入力する映像信号Ｄ
IN3 は入力データバスを介して入力ＳＡＭ部４３に導か
れる。入力ポインタ７１による入力ＳＡＭセル７２への
書き込み動作制御は従来例と同じである。
図８及び図９を使つて説明する。入力する映像信号Ｄ
IN3 は入力データバスを介して入力ＳＡＭ部４３に導か
れる。入力ポインタ７１による入力ＳＡＭセル７２への
書き込み動作制御は従来例と同じである。
【０１０７】横に並んだプロセツサエレメント数が映像
信号ＤIN3 （映像信号）の一水平走査期間の画素数分
（Ｈ）以上あるので、映像信号ＤIN3 のデータレートに
合わせたクロツクで、一水平走査期間右方向へＳＡＭ書
き込みを続けて、一水平走査期間分の入力データを入力
ＳＡＭ部４３に蓄積する。このような入力動作は、水平
走査期間毎に繰り返される。
信号ＤIN3 （映像信号）の一水平走査期間の画素数分
（Ｈ）以上あるので、映像信号ＤIN3 のデータレートに
合わせたクロツクで、一水平走査期間右方向へＳＡＭ書
き込みを続けて、一水平走査期間分の入力データを入力
ＳＡＭ部４３に蓄積する。このような入力動作は、水平
走査期間毎に繰り返される。
【０１０８】プログラム制御部４９の動作は、従来例の
場合と制御対象が少し異なるだけで同様である。映像信
号ＤIN3 の一水平走査期間のデータが入力ＳＡＭ部４３
に蓄積されるごとに、入力ＳＡＭ部４３、データメモリ
部４４、ＡＬＵアレイ部４５を以下のようにＳＩＭＤ制
御してプログラムされた所定の処理を実行させる。この
プログラム制御は、水平走査期間ごとに繰り返される。
すなわち水平走査期間の時間をこのビデオ信号用プロセ
ツサ４０の命令サイクル周期で割り算したステツプ数だ
けのプログラムが組める。
場合と制御対象が少し異なるだけで同様である。映像信
号ＤIN3 の一水平走査期間のデータが入力ＳＡＭ部４３
に蓄積されるごとに、入力ＳＡＭ部４３、データメモリ
部４４、ＡＬＵアレイ部４５を以下のようにＳＩＭＤ制
御してプログラムされた所定の処理を実行させる。この
プログラム制御は、水平走査期間ごとに繰り返される。
すなわち水平走査期間の時間をこのビデオ信号用プロセ
ツサ４０の命令サイクル周期で割り算したステツプ数だ
けのプログラムが組める。
【０１０９】実施例の場合もＳＩＭＤ制御であるから、
以下の動作は、全てのプロセツサエレメントで同時に同
様に実行される。まず一水平走査期間分の入力ＳＡＭ部
４３に蓄積された入力データ（すなわち一水平走査期間
分の画素データ）は、次の一水平走査期間において、必
要に応じてプログラム制御部４９の制御のもとに入力Ｓ
ＡＭ部４３からデータメモリ部４４へ移され、そして演
算処理がなされる。この入力ＳＡＭ部４３からデータメ
モリ部４４への転送動作は、入力ＳＡＭ部４３の必要な
ビツトの記憶内容を、入力ＳＡＭ読み出し信号ＳIRによ
り選んでアクセスしては、転送先のデータメモリ部４４
の所定の３ポートメモリセル７４へメモリアクセス信号
ＳRWA を出して書き込んでいく命令サイクルにより実現
する。
以下の動作は、全てのプロセツサエレメントで同時に同
様に実行される。まず一水平走査期間分の入力ＳＡＭ部
４３に蓄積された入力データ（すなわち一水平走査期間
分の画素データ）は、次の一水平走査期間において、必
要に応じてプログラム制御部４９の制御のもとに入力Ｓ
ＡＭ部４３からデータメモリ部４４へ移され、そして演
算処理がなされる。この入力ＳＡＭ部４３からデータメ
モリ部４４への転送動作は、入力ＳＡＭ部４３の必要な
ビツトの記憶内容を、入力ＳＡＭ読み出し信号ＳIRによ
り選んでアクセスしては、転送先のデータメモリ部４４
の所定の３ポートメモリセル７４へメモリアクセス信号
ＳRWA を出して書き込んでいく命令サイクルにより実現
する。
【０１１０】ここで入力ＳＡＭ読み出し信号ＳIRとメモ
リアクセス信号ＳRWA はワード線であり、それぞれ複数
あるが、これらはアドレスデコーダでデコードされてい
る。このデータ転送命令サイクルをさらに詳しく説明す
る。入力ＳＡＭ読み出し信号ＳIRにより選ばれた入力Ｓ
ＡＭセル７４では、トランジスタＴｒ１１がＯＮとなつ
て、コンデンサＣ１０の電位に応じた転送データ信号が
データメモリ部４４につながる縦のビツト線に生じる。
一方メモリアクセス信号ＳRWA によつて選ばれた３ポー
トメモリセル７４では、トランジスタＴｒ１２がＯＮと
なつて、コンデンサＣ１１が転送データに応じた電位と
なる。この際、ビツト線制御信号ＳRBC 及びその反転信
号ＳRBC-は、データメモリ部４４の書き込みビツト線の
入力源として、入力ＳＡＭ部４３側を選択する。
リアクセス信号ＳRWA はワード線であり、それぞれ複数
あるが、これらはアドレスデコーダでデコードされてい
る。このデータ転送命令サイクルをさらに詳しく説明す
る。入力ＳＡＭ読み出し信号ＳIRにより選ばれた入力Ｓ
ＡＭセル７４では、トランジスタＴｒ１１がＯＮとなつ
て、コンデンサＣ１０の電位に応じた転送データ信号が
データメモリ部４４につながる縦のビツト線に生じる。
一方メモリアクセス信号ＳRWA によつて選ばれた３ポー
トメモリセル７４では、トランジスタＴｒ１２がＯＮと
なつて、コンデンサＣ１１が転送データに応じた電位と
なる。この際、ビツト線制御信号ＳRBC 及びその反転信
号ＳRBC-は、データメモリ部４４の書き込みビツト線の
入力源として、入力ＳＡＭ部４３側を選択する。
【０１１１】このデータ転送は縦方向のビツト線を経由
して１命令サイクルに１ビツトづつ行われる。このデー
タ転送に際しては、従来例と違つてＡＬＵ７８を通過し
ないし、リードモデイフアイライト動作もしない。次に
演算処理動作を説明する。データの演算処理に際して
は、実施例の場合、演算に必要なデータはいつもデータ
メモリ部４４にあり、そのデータメモリ部４４は読み出
しポートが２つある３ポートメモリなので、従来例のよ
うに、データメモリ部が２つに別れているために、準備
としてデータメモリ間でデータ移動をする必要性などな
い。
して１命令サイクルに１ビツトづつ行われる。このデー
タ転送に際しては、従来例と違つてＡＬＵ７８を通過し
ないし、リードモデイフアイライト動作もしない。次に
演算処理動作を説明する。データの演算処理に際して
は、実施例の場合、演算に必要なデータはいつもデータ
メモリ部４４にあり、そのデータメモリ部４４は読み出
しポートが２つある３ポートメモリなので、従来例のよ
うに、データメモリ部が２つに別れているために、準備
としてデータメモリ間でデータ移動をする必要性などな
い。
【０１１２】データメモリ部４４には、常に、過去に上
述のようにして書き込まれた入力データや演算途中のデ
ータが記憶されている。それらのデータ或いはＡＬＵセ
ル７６中のいくつかのフリツプチツプ（１ビツトレジス
タ）ＦＦ１１〜ＦＦ１４に記憶したデータを用いて、Ａ
ＬＵ７８でプログラムされたビツトごとの演算処理を順
次進めることができる。例えば、データメモリ部４４の
あるメモリセル７４のデータ（Ｄ１とする）と別のメモ
リセル７４のデータ（Ｄ２とする）を加算して、更に別
のメモリセル７４に加算結果（Ｄ３とする）を書き込む
加算命令サイクルの場合の詳細動作は以下のようにな
る。
述のようにして書き込まれた入力データや演算途中のデ
ータが記憶されている。それらのデータ或いはＡＬＵセ
ル７６中のいくつかのフリツプチツプ（１ビツトレジス
タ）ＦＦ１１〜ＦＦ１４に記憶したデータを用いて、Ａ
ＬＵ７８でプログラムされたビツトごとの演算処理を順
次進めることができる。例えば、データメモリ部４４の
あるメモリセル７４のデータ（Ｄ１とする）と別のメモ
リセル７４のデータ（Ｄ２とする）を加算して、更に別
のメモリセル７４に加算結果（Ｄ３とする）を書き込む
加算命令サイクルの場合の詳細動作は以下のようにな
る。
【０１１３】すなわちまずデータメモリ部４４のデータ
Ｄ１が書き込まれているメモリセル７４への読み出し信
号ＳRRAAと、データＤ２が書き込まれているメモリセル
７４への読み出し信号ＳRRBAを出し、２本の読み出しビ
ツト線にそれぞれのデータを出す。読み出し信号ＳRRAA
が届いたメモリセル７４では、そのメモリセル７４のト
ランジスタＴｒ１４がＯＮして、コンデンサＣ１１の電
位に応じたデータが読み出しビツト線の片方に出る。ま
た読み出し信号ＳRRBAが届いたメモリセル７４では、そ
のメモリセル７４のトランジスタＴｒ１５がＯＮして、
そのメモリセル７４のコンデンサＣ１１の電位に応じた
データが読み出しビツト線の他方に出る。
Ｄ１が書き込まれているメモリセル７４への読み出し信
号ＳRRAAと、データＤ２が書き込まれているメモリセル
７４への読み出し信号ＳRRBAを出し、２本の読み出しビ
ツト線にそれぞれのデータを出す。読み出し信号ＳRRAA
が届いたメモリセル７４では、そのメモリセル７４のト
ランジスタＴｒ１４がＯＮして、コンデンサＣ１１の電
位に応じたデータが読み出しビツト線の片方に出る。ま
た読み出し信号ＳRRBAが届いたメモリセル７４では、そ
のメモリセル７４のトランジスタＴｒ１５がＯＮして、
そのメモリセル７４のコンデンサＣ１１の電位に応じた
データが読み出しビツト線の他方に出る。
【０１１４】データメモリ部４４から読み出されたＤ１
とＤ２のデータは、そのサイクルの内にＡＬＵアレイ部
４５のセレクタＳＥＬ１１〜ＳＥＬ１４には所定の経路
選択をさせ、ＡＬＵ７８には加算をさせ、ヒマト線制御
信号ＳRBC 及びその反転信号ＳRBC-にはデータメモリ部
４４の書き込みビツト線の入力源としてＡＬＵアレイ部
４５側を選択させるので、ＡＬＵ７８の演算結果Ｄ３が
データメモリ部４４の書き込みビツト線に出る。
とＤ２のデータは、そのサイクルの内にＡＬＵアレイ部
４５のセレクタＳＥＬ１１〜ＳＥＬ１４には所定の経路
選択をさせ、ＡＬＵ７８には加算をさせ、ヒマト線制御
信号ＳRBC 及びその反転信号ＳRBC-にはデータメモリ部
４４の書き込みビツト線の入力源としてＡＬＵアレイ部
４５側を選択させるので、ＡＬＵ７８の演算結果Ｄ３が
データメモリ部４４の書き込みビツト線に出る。
【０１１５】さらにそのサイクルの内に、データメモリ
部４４のＤ３を書き込みたいメモリセル７４には、書き
込みメモリアクセス信号ＳRWA を出すので、そのメモリ
セル７４のトランジスタＴｒ１２をＯＮにして、コンデ
ンサＣ１１をＡＬＵ出力データＤ３に応じた電位にす
る。ここまでが、データＤ１とデータＤ２をメモリから
読み出して加算し、加算結果のＡＬＵ出力データＤ３を
書き込む演算命令サイクルである。
部４４のＤ３を書き込みたいメモリセル７４には、書き
込みメモリアクセス信号ＳRWA を出すので、そのメモリ
セル７４のトランジスタＴｒ１２をＯＮにして、コンデ
ンサＣ１１をＡＬＵ出力データＤ３に応じた電位にす
る。ここまでが、データＤ１とデータＤ２をメモリから
読み出して加算し、加算結果のＡＬＵ出力データＤ３を
書き込む演算命令サイクルである。
【０１１６】このときＡＬＵセル７６での演算動作は、
ＡＬＵ制御信号ＳRALU-CONT によりプログラムから指定
されている。このときＡＬＵセル７６の中のＡＬＵ７８
は、そのＡＬＵ制御信号ＳRALU-CONT により全加算器と
して動作する。そしてその３つの入力は、データＤ１、
Ｄ２とキヤリー入力であり、これらはセレクタＳＥＬ１
１、ＳＥＬ１２が各種接続線とのＸ印で示す接続点の切
り替えにより選択している。ＡＬＵはサム（データＤ
３）とキヤリーを出力するが、セレクタＳＥＬ１４はサ
ムを選び、キヤリーは後のサイクルの上位ビツトの演算
の時のためにフリツプフロツプＦＦ１３に記憶される。
ＡＬＵ制御信号ＳRALU-CONT によりプログラムから指定
されている。このときＡＬＵセル７６の中のＡＬＵ７８
は、そのＡＬＵ制御信号ＳRALU-CONT により全加算器と
して動作する。そしてその３つの入力は、データＤ１、
Ｄ２とキヤリー入力であり、これらはセレクタＳＥＬ１
１、ＳＥＬ１２が各種接続線とのＸ印で示す接続点の切
り替えにより選択している。ＡＬＵはサム（データＤ
３）とキヤリーを出力するが、セレクタＳＥＬ１４はサ
ムを選び、キヤリーは後のサイクルの上位ビツトの演算
の時のためにフリツプフロツプＦＦ１３に記憶される。
【０１１７】なおキヤリー入力とは、ひとつ前のサイク
ルで下位ビツトの加算が行なわれた場合には、このフリ
ツプフロツプＦＦ１３に記憶されたデータ、即ち前サイ
クルのＡＬＵキヤリー出力を意味する。もしこの加算サ
イクルが加算操作の最初のサイクル、即ち最下位ビツト
の演算である場合は、それより前のサイクルで、ＡＬＵ
制御信号ＳRALU-CONT によりあらかじめフリツプフロツ
プＦＦ１３はクリアされている。このようにこのビデオ
信号用プロセツサ４０では、プログラムに応じて１命令
サイクルの内に、データメモリ部４４からふたつのデー
タＤ１、Ｄ２を読み出し、ＡＬＵアレイ部４５で必要な
算術演算又は論理演算を施し、再び演算結果でなるデー
タＤ３をデータメモリ部４４の所定のアドレスに書き込
む。なおこの演算処理は全てビツト処理であり、サイク
ル当たり１ビツトづつ処理を進める。
ルで下位ビツトの加算が行なわれた場合には、このフリ
ツプフロツプＦＦ１３に記憶されたデータ、即ち前サイ
クルのＡＬＵキヤリー出力を意味する。もしこの加算サ
イクルが加算操作の最初のサイクル、即ち最下位ビツト
の演算である場合は、それより前のサイクルで、ＡＬＵ
制御信号ＳRALU-CONT によりあらかじめフリツプフロツ
プＦＦ１３はクリアされている。このようにこのビデオ
信号用プロセツサ４０では、プログラムに応じて１命令
サイクルの内に、データメモリ部４４からふたつのデー
タＤ１、Ｄ２を読み出し、ＡＬＵアレイ部４５で必要な
算術演算又は論理演算を施し、再び演算結果でなるデー
タＤ３をデータメモリ部４４の所定のアドレスに書き込
む。なおこの演算処理は全てビツト処理であり、サイク
ル当たり１ビツトづつ処理を進める。
【０１１８】このように処理を進めて行くうちに水平走
査期間の時間が来てしまうと、この構成の場合には残る
処理は第２のブロツク４２側に引き継ぐことになる。実
際上プログラム制御部４９は、あらかじめ分担している
プログラム処理を水平走査期間の時間内に終え、その水
平走査期間が終らないうちに、プログラムの最後の部分
でその水平走査期間分の演算処理結果及び演算処理の途
中のデータを第２のブロツク４２に引き渡し終える必要
がある。そして再び次の水平走査期間のデータが入力Ｓ
ＡＭ部４３に蓄積されるのを待つて、次の水平走査期間
のデータに対してのプログラム処理が繰り返される。
査期間の時間が来てしまうと、この構成の場合には残る
処理は第２のブロツク４２側に引き継ぐことになる。実
際上プログラム制御部４９は、あらかじめ分担している
プログラム処理を水平走査期間の時間内に終え、その水
平走査期間が終らないうちに、プログラムの最後の部分
でその水平走査期間分の演算処理結果及び演算処理の途
中のデータを第２のブロツク４２に引き渡し終える必要
がある。そして再び次の水平走査期間のデータが入力Ｓ
ＡＭ部４３に蓄積されるのを待つて、次の水平走査期間
のデータに対してのプログラム処理が繰り返される。
【０１１９】この場合第１のブロツク４１から第２のブ
ロツク４２への引継ぎのためのデータ引渡しは、図６の
調停回路６１を利用して以下のように実現される。すな
わちプログラム制御部４９は、あらかじめ分担している
演算処理などを終えて、処理結果を第２のブロツク４２
に引き渡す準備ができたところで、フラツグａを立て
て、第２のブロツク４２側の準備ができるのを待つ。
ロツク４２への引継ぎのためのデータ引渡しは、図６の
調停回路６１を利用して以下のように実現される。すな
わちプログラム制御部４９は、あらかじめ分担している
演算処理などを終えて、処理結果を第２のブロツク４２
に引き渡す準備ができたところで、フラツグａを立て
て、第２のブロツク４２側の準備ができるのを待つ。
【０１２０】一方プログラム制御部５０も、この間プロ
グラム制御部４９と同様に、映像信号ＤIN3 の一水平走
査期間ごとにデータメモリ部４６、ＡＬＵアレイ部４７
及び出力ＳＡＭ部４８をＳＩＭＤ制御することにより所
定の処理を実行しており、この後第１のブロツク４１か
らのデータ受け入れ準備ができたところで、フラツグｂ
を立てる。この結果調停回路６１からは、両方のフラツ
グが揃つたところでフラツグａとｂをアンドした調停信
号ｃとｄが出力され、これらがそれぞれプログラム制御
部４９又はプログラム制御部５０に供給される。
グラム制御部４９と同様に、映像信号ＤIN3 の一水平走
査期間ごとにデータメモリ部４６、ＡＬＵアレイ部４７
及び出力ＳＡＭ部４８をＳＩＭＤ制御することにより所
定の処理を実行しており、この後第１のブロツク４１か
らのデータ受け入れ準備ができたところで、フラツグｂ
を立てる。この結果調停回路６１からは、両方のフラツ
グが揃つたところでフラツグａとｂをアンドした調停信
号ｃとｄが出力され、これらがそれぞれプログラム制御
部４９又はプログラム制御部５０に供給される。
【０１２１】この場合プログラム制御部４９とプログラ
ム制御部５０は、共にその調停信号ｃ又はｄを見て、第
１のブロツク４１から第２のブロツク４２へのデータ転
送処理を開始する。なおこの転送が開始されると、それ
ぞれのフラツグａ、ｂは降ろされる。このデータ転送
は、第１のブロツク４１と第２のブロツク４２で別々に
プログラム制御されるものの、完全に連動動作するよう
にプログラムされ、やはりサイクルごとに１ビツトづつ
実行される。その各サイクルの動作は以下の通りであ
る。
ム制御部５０は、共にその調停信号ｃ又はｄを見て、第
１のブロツク４１から第２のブロツク４２へのデータ転
送処理を開始する。なおこの転送が開始されると、それ
ぞれのフラツグａ、ｂは降ろされる。このデータ転送
は、第１のブロツク４１と第２のブロツク４２で別々に
プログラム制御されるものの、完全に連動動作するよう
にプログラムされ、やはりサイクルごとに１ビツトづつ
実行される。その各サイクルの動作は以下の通りであ
る。
【０１２２】まず第１のブロツク４１側では、データメ
モリ部４４の出力すべきデータが記憶されているメモリ
セル７４へメモリアクセス信号ＳRRAA又はＳRRBAを出し
て読み出しを行い、ＡＬＵアレイ部４５を通過させ、第
１のブロツク４１と第２のブロツク４２とを接続しデー
タメモリ部４４に至るビツト線に出す命令が実行され
る。一方第２のブロツク４２側では、第１のブロツク４
１の動作とタイミングを合わせて、データメモリ部４４
のデータを記憶すべきメモリセル７４へメモリアクセス
信号ＳTWA を出して書き込む命令が実行される。
モリ部４４の出力すべきデータが記憶されているメモリ
セル７４へメモリアクセス信号ＳRRAA又はＳRRBAを出し
て読み出しを行い、ＡＬＵアレイ部４５を通過させ、第
１のブロツク４１と第２のブロツク４２とを接続しデー
タメモリ部４４に至るビツト線に出す命令が実行され
る。一方第２のブロツク４２側では、第１のブロツク４
１の動作とタイミングを合わせて、データメモリ部４４
のデータを記憶すべきメモリセル７４へメモリアクセス
信号ＳTWA を出して書き込む命令が実行される。
【０１２３】詳細には、読み出し信号ＳRRAA又はＳRRBA
が届いたデータメモリ部４４のメモリセル７４では、ト
ランジスタＴｒ１４又はＴｒ１５がＯＮして、コンデン
サＣ１１の電位に応じたデータが読み出しビツト線の片
方に出る。このときＡＬＵアレイ部４５では、ＡＬＵセ
ル７８においてそのデータが何の演算動作もされないで
通過するようなＡＬＵ制御信号ＳRALU-CONT がプログラ
ムから指定されてデータメモリ部４４へのビツト線に出
力される。
が届いたデータメモリ部４４のメモリセル７４では、ト
ランジスタＴｒ１４又はＴｒ１５がＯＮして、コンデン
サＣ１１の電位に応じたデータが読み出しビツト線の片
方に出る。このときＡＬＵアレイ部４５では、ＡＬＵセ
ル７８においてそのデータが何の演算動作もされないで
通過するようなＡＬＵ制御信号ＳRALU-CONT がプログラ
ムから指定されてデータメモリ部４４へのビツト線に出
力される。
【０１２４】また書き込み信号ＳTWA が届いたデータメ
モリ部４６のメモリセル７５では、トランジスタＴｒ１
６をＯＮして、コンデンサＣ１２をＡＬＵアレイ部４５
からのデータに応じた電位にしている。この際、ビツト
線制御信号ＳTBC 及びその反転信号ＳTBC-は、データメ
モリ部４６の書き込みビツト線の入力源として、第１の
ブロツク４１側を選択する。
モリ部４６のメモリセル７５では、トランジスタＴｒ１
６をＯＮして、コンデンサＣ１２をＡＬＵアレイ部４５
からのデータに応じた電位にしている。この際、ビツト
線制御信号ＳTBC 及びその反転信号ＳTBC-は、データメ
モリ部４６の書き込みビツト線の入力源として、第１の
ブロツク４１側を選択する。
【０１２５】なおこのサイクルの繰り返しで、第１のブ
ロツク４１から第２のブロツク４２へのデータ移送がで
きるが、今説明したようにＡＬＵアレイ部４５で何もし
ないで通過させても良く、又はＡＬＵアレイ部４５で例
えば加算などの最後の演算処理サイクルなど兼ねさせる
ようにしても良い。その場合のデータメモリ部４４とＡ
ＬＵアレイ部４５での動作は、先に示したデータＤ１と
データＤ２との加算演算の場合と同じになるので、説明
は省略する。
ロツク４１から第２のブロツク４２へのデータ移送がで
きるが、今説明したようにＡＬＵアレイ部４５で何もし
ないで通過させても良く、又はＡＬＵアレイ部４５で例
えば加算などの最後の演算処理サイクルなど兼ねさせる
ようにしても良い。その場合のデータメモリ部４４とＡ
ＬＵアレイ部４５での動作は、先に示したデータＤ１と
データＤ２との加算演算の場合と同じになるので、説明
は省略する。
【０１２６】やがて第１のブロツク４１から第２のブロ
ツク４２へのデータ移送が終わると、プログラム制御部
４９は、次の水平走査期間の処理の開始のための待機状
態になり、入力ＳＡＭ部４３に次の水平走査期間のデー
タが揃つたところで届く入力水平走査同期信号Ｓe を待
つ。それが届くと、再び入力ＳＡＭ部４３からデータメ
モリ部４４へのデータ転送からのプログラムを繰り返し
始める。
ツク４２へのデータ移送が終わると、プログラム制御部
４９は、次の水平走査期間の処理の開始のための待機状
態になり、入力ＳＡＭ部４３に次の水平走査期間のデー
タが揃つたところで届く入力水平走査同期信号Ｓe を待
つ。それが届くと、再び入力ＳＡＭ部４３からデータメ
モリ部４４へのデータ転送からのプログラムを繰り返し
始める。
【０１２７】一方プログラム制御部５０では、第１のブ
ロツク４１から第２のブロツク４２へのデータ移送が終
わると、ＡＬＵアレイ部４７を使つて、移送された第１
のブロツク４１での演算処理結果及び演算処理途中のデ
ータと、データメモリ部４６に記憶されている過去の演
算処理結果及び演算処理の途中のデータ、及びＡＬＵア
レイ部４７のＡＬＵセル７７中のいくつかの１ビツトレ
ジスタＦＦ１５〜ＦＦ１８に記憶したデータを使つて、
第１のブロツク４１側でやり残した演算処理などをする
プログラムを実行し始める。そして、次の第１のブロツ
ク４１から第２のブロツク４２へのデータ移送を始める
までの一水平走査期間の時間のうちに、必要な処理をし
終え、かつ出力すべきデータを出力ＳＡＭ部４８に転送
しておく。
ロツク４１から第２のブロツク４２へのデータ移送が終
わると、ＡＬＵアレイ部４７を使つて、移送された第１
のブロツク４１での演算処理結果及び演算処理途中のデ
ータと、データメモリ部４６に記憶されている過去の演
算処理結果及び演算処理の途中のデータ、及びＡＬＵア
レイ部４７のＡＬＵセル７７中のいくつかの１ビツトレ
ジスタＦＦ１５〜ＦＦ１８に記憶したデータを使つて、
第１のブロツク４１側でやり残した演算処理などをする
プログラムを実行し始める。そして、次の第１のブロツ
ク４１から第２のブロツク４２へのデータ移送を始める
までの一水平走査期間の時間のうちに、必要な処理をし
終え、かつ出力すべきデータを出力ＳＡＭ部４８に転送
しておく。
【０１２８】この場合プログラム制御部５０でのＡＬＵ
アレイ部４７を使つた演算処理などは、演算に必要なデ
ータはいつもデータメモリ部４６にあるし、そのデータ
メモリ部４６は読み出しポートが２つある３ポートメモ
リであるので、第１のブロツク４１側での演算処理と同
様に、それらのデータ又はＡＬＵセル７７中のいくつか
の１ビツトレジスタＦＦ１５〜ＦＦ１８に記憶したデー
タを用いて、ＡＬＵ７９でのビツトごとの必要な演算処
理を順次進めることができる。またデータメモリ部４６
とＡＬＵアレイ部４７による演算処理動作は、第１のブ
ロツク４１側でのデータメモリ部４４とＡＬＵアレイ部
４５による演算処理動作と同様なので、詳細説明は省略
する。
アレイ部４７を使つた演算処理などは、演算に必要なデ
ータはいつもデータメモリ部４６にあるし、そのデータ
メモリ部４６は読み出しポートが２つある３ポートメモ
リであるので、第１のブロツク４１側での演算処理と同
様に、それらのデータ又はＡＬＵセル７７中のいくつか
の１ビツトレジスタＦＦ１５〜ＦＦ１８に記憶したデー
タを用いて、ＡＬＵ７９でのビツトごとの必要な演算処
理を順次進めることができる。またデータメモリ部４６
とＡＬＵアレイ部４７による演算処理動作は、第１のブ
ロツク４１側でのデータメモリ部４４とＡＬＵアレイ部
４５による演算処理動作と同様なので、詳細説明は省略
する。
【０１２９】第１のブロツク４１から第２のブロツクへ
のデータ移相が終わると、プログラム制御部４９は、次
の水平走査期間の処理の開始のための待機状態になり、
入力ＳＡＭ部４３に次のデータが揃つたところで届く入
力水平走査同期信号Ｓe を待つ。そしてこれが届くと、
再び入力ＳＡＭ部４３からデータメモリ部４４へのデー
タ転送からのプログラムを繰り返し始める。
のデータ移相が終わると、プログラム制御部４９は、次
の水平走査期間の処理の開始のための待機状態になり、
入力ＳＡＭ部４３に次のデータが揃つたところで届く入
力水平走査同期信号Ｓe を待つ。そしてこれが届くと、
再び入力ＳＡＭ部４３からデータメモリ部４４へのデー
タ転送からのプログラムを繰り返し始める。
【０１３０】一方プログラム制御５０では、第１のブロ
ツク４１から第２のブロツクへのデータ移送が終わる
と、ＡＬＵアレイ部４７を使つて、移相された第１のブ
ロツク４１での演算処理結果及び演算処理途中のデータ
と、データメモリ部４６に記憶されている過去の演算処
理結果及び演算処理途中のデータと、ＡＬＵアレイ部４
７のＡＬＵセル７７中のいくつかの１ビツトレジスタＦ
Ｆ１５〜ＦＦ１８に記憶したデータとを使つて、第１の
ブロツク４１側でやり残した演算処理などをするプログ
ラムを実行し始める。
ツク４１から第２のブロツクへのデータ移送が終わる
と、ＡＬＵアレイ部４７を使つて、移相された第１のブ
ロツク４１での演算処理結果及び演算処理途中のデータ
と、データメモリ部４６に記憶されている過去の演算処
理結果及び演算処理途中のデータと、ＡＬＵアレイ部４
７のＡＬＵセル７７中のいくつかの１ビツトレジスタＦ
Ｆ１５〜ＦＦ１８に記憶したデータとを使つて、第１の
ブロツク４１側でやり残した演算処理などをするプログ
ラムを実行し始める。
【０１３１】そして、次の第１のブロツク４１から第２
のブロツク４２へのデータ移送を始めるまでの一水平走
査期間の時間のうちに、必要な処理を終え、かつ出力す
べきデータを出力ＳＡＭ部４８に転送する。プログラム
制御部５０でのＡＬＵアレイ部４７を使つた演算処理な
どは、演算に必要なデータがいつもデータメモリ部４６
にあり、そのデータメモリ部４６部が読み出しポートが
２つある３ポートメモリであるため、第１のブロツク４
１側での演算処理と同様に、それらのデータ又はＡＬＵ
セル７７中のいくつかのフリツプフロツプ（１ビツトレ
ジスタ）ＦＦ１５〜ＦＦ１８に記憶したデータを用い
て、ＡＬＵ７９でのビツトごとの必要な演算処理を順次
進める。なおデータメモリ部４２とＡＬＵアレイ部４７
による演算処理動作は、第１のブロツク４１側でのデー
タメモリ部４４とＡＬＵアレイ部４５による演算処理動
作と同様なので、詳細説明は省略する。
のブロツク４２へのデータ移送を始めるまでの一水平走
査期間の時間のうちに、必要な処理を終え、かつ出力す
べきデータを出力ＳＡＭ部４８に転送する。プログラム
制御部５０でのＡＬＵアレイ部４７を使つた演算処理な
どは、演算に必要なデータがいつもデータメモリ部４６
にあり、そのデータメモリ部４６部が読み出しポートが
２つある３ポートメモリであるため、第１のブロツク４
１側での演算処理と同様に、それらのデータ又はＡＬＵ
セル７７中のいくつかのフリツプフロツプ（１ビツトレ
ジスタ）ＦＦ１５〜ＦＦ１８に記憶したデータを用い
て、ＡＬＵ７９でのビツトごとの必要な演算処理を順次
進める。なおデータメモリ部４２とＡＬＵアレイ部４７
による演算処理動作は、第１のブロツク４１側でのデー
タメモリ部４４とＡＬＵアレイ部４５による演算処理動
作と同様なので、詳細説明は省略する。
【０１３２】そして最後の出力ＳＡＭ部４８への出力デ
ータ転送は、以下のようなセイクルの繰り返しで行なわ
れる。すなわちデータメモリ部４６の出力すべきデータ
が記憶されているメモリセル７５へメモリアクセス信号
ＳTRAA又はＳTRBAを出して読み出しを行い、ＡＬＵアレ
イ部４７を通過させ、出力ＳＡＭ部４８の所定のビツト
の出力ＳＡＭセルに書き込み信号ＳOWを発生してデータ
転送を行なう。
ータ転送は、以下のようなセイクルの繰り返しで行なわ
れる。すなわちデータメモリ部４６の出力すべきデータ
が記憶されているメモリセル７５へメモリアクセス信号
ＳTRAA又はＳTRBAを出して読み出しを行い、ＡＬＵアレ
イ部４７を通過させ、出力ＳＡＭ部４８の所定のビツト
の出力ＳＡＭセルに書き込み信号ＳOWを発生してデータ
転送を行なう。
【０１３３】この場合データは縦方向のビツト線を経由
して１ビツトずつデータ転送される。このときデータ転
送に際してＡＬＵ７９で処理することが何もなくても、
ＡＬＵセル７７を通る。なおＡＬＵ７９で最後の何らか
の演算をしても良く、このあたりは第１のブロツク４１
側における、第１のブロツク４１から第２のブロツク４
２へのデータ移送のときと同様の動作になるし、出力Ｓ
ＡＭ部４８への書き込み動作は従来例と同じであるの
で、これらの詳細説明も省略する。プログラム制御部５
０は、こうして出力ＳＡＭ部４８へデータを移してしま
うと、次の第１のブロツク４１側からの転送要求を待つ
べく、フラツグｂを立てて、待機状態となる。そして調
停信号ｄが届くと、再び第１のブロツク４１側からの転
送データをデータメモリ部４６に書き込むことからプロ
グラム処理を再起動する。
して１ビツトずつデータ転送される。このときデータ転
送に際してＡＬＵ７９で処理することが何もなくても、
ＡＬＵセル７７を通る。なおＡＬＵ７９で最後の何らか
の演算をしても良く、このあたりは第１のブロツク４１
側における、第１のブロツク４１から第２のブロツク４
２へのデータ移送のときと同様の動作になるし、出力Ｓ
ＡＭ部４８への書き込み動作は従来例と同じであるの
で、これらの詳細説明も省略する。プログラム制御部５
０は、こうして出力ＳＡＭ部４８へデータを移してしま
うと、次の第１のブロツク４１側からの転送要求を待つ
べく、フラツグｂを立てて、待機状態となる。そして調
停信号ｄが届くと、再び第１のブロツク４１側からの転
送データをデータメモリ部４６に書き込むことからプロ
グラム処理を再起動する。
【０１３４】なおここまでの説明では、プログラム制御
図４９、５０がフラツグａ、ｂをデータ受け渡しのため
にのみ立てるようにしているが、これ以外の目的で立て
るようにしても良い。また３ポートメモリでは、２つの
読み出しのアドレスは衝突が許されるが、読み出しは書
き込みのアドレスの衝突は許されないのでその点は注意
が必要である。読み出しと書き込みのアドレスが衝突す
るときは、もう１サイクル使つて読み出しと書き込みを
別サイクルとする。
図４９、５０がフラツグａ、ｂをデータ受け渡しのため
にのみ立てるようにしているが、これ以外の目的で立て
るようにしても良い。また３ポートメモリでは、２つの
読み出しのアドレスは衝突が許されるが、読み出しは書
き込みのアドレスの衝突は許されないのでその点は注意
が必要である。読み出しと書き込みのアドレスが衝突す
るときは、もう１サイクル使つて読み出しと書き込みを
別サイクルとする。
【０１３５】図８及び図９のような各プロセツサエレメ
ントの動作は、第１のブロツク４１においてプログラム
制御部４９が、一水平走査期間の時間のうちに入力ＳＡ
Ｍ部４３に蓄積された入力データをデータメモリ部４４
へ転送し、第１のブロツク４１側に期待される演算処理
をし、そして必要なデータを第２のブロツク４２へ転送
をする制御をして実現される。これはビツトを単位とす
るＳＩＭＤプログラム制御である。また第２のブロツク
４２において、その次の一水平走査期間の時間のうち
に、プログラム制御部５０が、第２のブロツク４２側に
期待される演算処理をし、結果を出力ＳＡＭ部４８へ出
力し、次の第１のブロツク４１側から転送データの受け
入れる制御をして実現され、これもビツトを単位とする
ＳＩＭＤプログラム制御である。
ントの動作は、第１のブロツク４１においてプログラム
制御部４９が、一水平走査期間の時間のうちに入力ＳＡ
Ｍ部４３に蓄積された入力データをデータメモリ部４４
へ転送し、第１のブロツク４１側に期待される演算処理
をし、そして必要なデータを第２のブロツク４２へ転送
をする制御をして実現される。これはビツトを単位とす
るＳＩＭＤプログラム制御である。また第２のブロツク
４２において、その次の一水平走査期間の時間のうち
に、プログラム制御部５０が、第２のブロツク４２側に
期待される演算処理をし、結果を出力ＳＡＭ部４８へ出
力し、次の第１のブロツク４１側から転送データの受け
入れる制御をして実現され、これもビツトを単位とする
ＳＩＭＤプログラム制御である。
【０１３６】これらのプログラム処理はそれぞれの第３
又は第２のブロツク４１、４２内で、従来例と同様に水
平走査期間を単位として繰り返される。ＳＩＭＤ制御な
ので、全てのプロセツサエレメントは連動動作をしてお
り、水平走査期間分の画素数（Ｈ）に対して、同じ処理
がなされる。ここで実施例の図６、図８及び図９に示す
ビデオ信号用プロセツサ４０を一般的なプロセツサの表
現に対応させれば、上述のように、図７で示される構成
の１ビツトプロセツサを一次元的（直線的）にアレイ状
に多数並べたものと言える。
又は第２のブロツク４１、４２内で、従来例と同様に水
平走査期間を単位として繰り返される。ＳＩＭＤ制御な
ので、全てのプロセツサエレメントは連動動作をしてお
り、水平走査期間分の画素数（Ｈ）に対して、同じ処理
がなされる。ここで実施例の図６、図８及び図９に示す
ビデオ信号用プロセツサ４０を一般的なプロセツサの表
現に対応させれば、上述のように、図７で示される構成
の１ビツトプロセツサを一次元的（直線的）にアレイ状
に多数並べたものと言える。
【０１３７】この場合図７のプロセツサ６１では、入力
はまずバツフアメモリ５１を介してデータメモリ５３に
書き込まれ、その後で、データメモリ５３に書き込まれ
た、今入力されたばかりのデータや、前に入力されたデ
ータや、前に演算処理をした処理過程のデータなどを、
２つの読み出しメモリアドレスで選んでＡＬＵ５４に導
いては演算操作をし、再びデータメモリ５３に書き込み
記憶する。そしてその演算処理途中のデータはデータメ
モリ５５に移される。またデータメモリ５５に書き込ま
れた、今転送されたばかりのデータや、前に転送された
データや、前に演算処理をした処理過程のデータなど
を、２つの読み出しメモリアドレスで選んでＡＬＵ５６
に導いては演算操作をし、再びデータメモリ５５に書き
込み記憶する。そしてその演算処理結果のデータは出力
バツフアメモリ５２を介して出力する。
はまずバツフアメモリ５１を介してデータメモリ５３に
書き込まれ、その後で、データメモリ５３に書き込まれ
た、今入力されたばかりのデータや、前に入力されたデ
ータや、前に演算処理をした処理過程のデータなどを、
２つの読み出しメモリアドレスで選んでＡＬＵ５４に導
いては演算操作をし、再びデータメモリ５３に書き込み
記憶する。そしてその演算処理途中のデータはデータメ
モリ５５に移される。またデータメモリ５５に書き込ま
れた、今転送されたばかりのデータや、前に転送された
データや、前に演算処理をした処理過程のデータなど
を、２つの読み出しメモリアドレスで選んでＡＬＵ５６
に導いては演算操作をし、再びデータメモリ５５に書き
込み記憶する。そしてその演算処理結果のデータは出力
バツフアメモリ５２を介して出力する。
【０１３８】従つて図６に示す実施例のビデオ信号用プ
ロセツサ４０では、入力ＳＡＭ部４３、出力ＳＡＭ部４
８、データメモリ部４４、データメモリ部４６、ＡＬＵ
アレイ部４５及びＡＬＵアレイ部４７がそれぞれ図７に
示すプロセツサ６３の入力バツフアメモリ５１、出力バ
ツフアメモリ５２、データメモリ５３、データメモリ５
５、ＡＬＵ５４又はＡＬＵ５６にそれぞれ対応してい
る。なおこのプロセツサ６３の構造は、小さなプロセツ
サエレメントを一次元的（直線的）にアレイ状に多数並
べたものなのでリニアアレイ型と呼ぶが、直線的に並ん
でいるのは、構造概念上であつて、実際のＬＳＩ上の物
理配置については、必ずしも、全てのプロセツサエレメ
ントが直線的に並ぶわけではない。
ロセツサ４０では、入力ＳＡＭ部４３、出力ＳＡＭ部４
８、データメモリ部４４、データメモリ部４６、ＡＬＵ
アレイ部４５及びＡＬＵアレイ部４７がそれぞれ図７に
示すプロセツサ６３の入力バツフアメモリ５１、出力バ
ツフアメモリ５２、データメモリ５３、データメモリ５
５、ＡＬＵ５４又はＡＬＵ５６にそれぞれ対応してい
る。なおこのプロセツサ６３の構造は、小さなプロセツ
サエレメントを一次元的（直線的）にアレイ状に多数並
べたものなのでリニアアレイ型と呼ぶが、直線的に並ん
でいるのは、構造概念上であつて、実際のＬＳＩ上の物
理配置については、必ずしも、全てのプロセツサエレメ
ントが直線的に並ぶわけではない。
【０１３９】（２−５）水平走査期間を単位とするパイ
プライン動作 ここでこのビデオ信号用プロセツサ４０の場合、 １．入力データの入力ＳＡＭ部４８への書き込みによる
入力動作 ２．プログラム制御部４９のＳＩＭＤ制御による、入力
ＳＡＭ部４３に蓄積された入力データのデータメモリ部
４４への移動、第３のブロツク４１側に期待される演算
処理、必要なデータの第４のブロツク４２への転送 ３．プログラム制御部５０のＳＩＭＤ制御による、第３
のブロツク４１側から転送データの受け入れ、第４のブ
ロツク４２側に期待される演算処理、出力ＳＡＭ部４８
への出力 ４．出力データＤOUT4の出力ＳＡＭ部４８からの読み出
しによる出力動作 の４つの動作は、入力する映像信号ＤIN3 の一水平走査
期間を単位とするパイプライン動作になつており、ひと
つの水平走査期間の入力データに注目すれば、それぞれ
の動作は一水平走査期間の時間づつずれた形で実行され
るが、これら４つの動作は連続して同時に並行して進行
する。
プライン動作 ここでこのビデオ信号用プロセツサ４０の場合、 １．入力データの入力ＳＡＭ部４８への書き込みによる
入力動作 ２．プログラム制御部４９のＳＩＭＤ制御による、入力
ＳＡＭ部４３に蓄積された入力データのデータメモリ部
４４への移動、第３のブロツク４１側に期待される演算
処理、必要なデータの第４のブロツク４２への転送 ３．プログラム制御部５０のＳＩＭＤ制御による、第３
のブロツク４１側から転送データの受け入れ、第４のブ
ロツク４２側に期待される演算処理、出力ＳＡＭ部４８
への出力 ４．出力データＤOUT4の出力ＳＡＭ部４８からの読み出
しによる出力動作 の４つの動作は、入力する映像信号ＤIN3 の一水平走査
期間を単位とするパイプライン動作になつており、ひと
つの水平走査期間の入力データに注目すれば、それぞれ
の動作は一水平走査期間の時間づつずれた形で実行され
るが、これら４つの動作は連続して同時に並行して進行
する。
【０１４０】図８〜図１２の各セルの構造は、理解を容
易にするために非常に一般的なものとして示している。
各セルの構成としてはこの他種々のバリエーシヨンが可
能である。図６、図８及び図９に示すビデオ信号用プロ
セツサ４０は、従来の２つ分のプロセツサを縦方向に直
列接続したものだが、冗長な第３のブロツク４１の出力
ＳＡＭ部と第４のブロツク４２の入力ＳＡＭ部を削除し
た上、データメモリ部４４、４６を改善している。
易にするために非常に一般的なものとして示している。
各セルの構成としてはこの他種々のバリエーシヨンが可
能である。図６、図８及び図９に示すビデオ信号用プロ
セツサ４０は、従来の２つ分のプロセツサを縦方向に直
列接続したものだが、冗長な第３のブロツク４１の出力
ＳＡＭ部と第４のブロツク４２の入力ＳＡＭ部を削除し
た上、データメモリ部４４、４６を改善している。
【０１４１】（２−６）命令サイクルを単位とするパイ
プライン動作 次にこの実施例での命令サイクルを単位とするパイプラ
パイプライン処理について説明する。ここまでの実施例
の説明では、水平走査期間を単位とするパイプライン処
理がなされていることは説明されたが、命令サイクル単
位のパイプライン処理については、ないものとして説明
してきた。しかしそのままだと、例えば加算の演算は、
データメモリ部４４、４６からのデータの読み出しか
ら、ＡＬＵアレイ部４５、４７での演算、そしてまたデ
ータメモリ部４４、４６への書き込みまでが１サイクル
であるから、そのパスのゲート遅延によつて動作速度が
決まり、あまり高速動作は期待できない。
プライン動作 次にこの実施例での命令サイクルを単位とするパイプラ
パイプライン処理について説明する。ここまでの実施例
の説明では、水平走査期間を単位とするパイプライン処
理がなされていることは説明されたが、命令サイクル単
位のパイプライン処理については、ないものとして説明
してきた。しかしそのままだと、例えば加算の演算は、
データメモリ部４４、４６からのデータの読み出しか
ら、ＡＬＵアレイ部４５、４７での演算、そしてまたデ
ータメモリ部４４、４６への書き込みまでが１サイクル
であるから、そのパスのゲート遅延によつて動作速度が
決まり、あまり高速動作は期待できない。
【０１４２】プロセツサの処理能力は、演算器の数とそ
の命令実行サイクルの高速の積で決まるから、演算器が
決まつているなら命令実行サイクルの高速化をしたい。
そのためには命令サイクル単位のパイプライン処理をす
ることになる。なおパイプライン処理自体については、
よく知られた高速化技法であるので、その説明は省く。
の命令実行サイクルの高速の積で決まるから、演算器が
決まつているなら命令実行サイクルの高速化をしたい。
そのためには命令サイクル単位のパイプライン処理をす
ることになる。なおパイプライン処理自体については、
よく知られた高速化技法であるので、その説明は省く。
【０１４３】まず２サイクル化を説明する。これは、例
えば加算などの演算の際に、データメモリ部４４からの
データの読み出し及びＡＬＵアレイ部４５でのＡＬＵ７
８の入力前までと、ＡＬＵ７８からデータメモリ部４４
への書き込みまでを別サイクルにするために、ＡＬＵセ
ル７６のフリツプフロツプＦＦ１１、ＦＦ１２、ＦＦ１
３を、パイプラインレジスタとして利用する。こうする
ことによつて、２倍は無理であるが、２倍弱の高速化が
図れる。
えば加算などの演算の際に、データメモリ部４４からの
データの読み出し及びＡＬＵアレイ部４５でのＡＬＵ７
８の入力前までと、ＡＬＵ７８からデータメモリ部４４
への書き込みまでを別サイクルにするために、ＡＬＵセ
ル７６のフリツプフロツプＦＦ１１、ＦＦ１２、ＦＦ１
３を、パイプラインレジスタとして利用する。こうする
ことによつて、２倍は無理であるが、２倍弱の高速化が
図れる。
【０１４４】また別の２サイクル化として、データメモ
リ部４４からのデータの読み出し及びＡＬＵアレイ部４
５のＡＬＵ７８での演算までと、ＡＬＵ７８からデータ
メモリ部４４への書き込みまでを別サイクルにするため
に、ＡＬＵセル７６のフリツプフロツプＦＦ１４をパイ
プラインレジスタとして利用する方法もある。次に３サ
イクル化であるが、これは、データメモリ部４４からの
データの読み出し及びＡＬＵアレイ部７６でのＡＬＵ７
８の入力前までと、ＡＬＵ７８での演算と、ＡＬＵ７８
からデータメモリ部４４への書き込みまでを別サイクル
にするために、ＡＬＵセル７８のフリツプフロツプＦＦ
１１、ＦＦ１２、ＦＦ１３と、ＡＬＵセル７８のフリツ
プフロツプＦＦ１４を２段のパイプラインレジスタとし
て利用する。こうすることによつて、３倍は無理である
が、２倍前後の高速化が計れる。
リ部４４からのデータの読み出し及びＡＬＵアレイ部４
５のＡＬＵ７８での演算までと、ＡＬＵ７８からデータ
メモリ部４４への書き込みまでを別サイクルにするため
に、ＡＬＵセル７６のフリツプフロツプＦＦ１４をパイ
プラインレジスタとして利用する方法もある。次に３サ
イクル化であるが、これは、データメモリ部４４からの
データの読み出し及びＡＬＵアレイ部７６でのＡＬＵ７
８の入力前までと、ＡＬＵ７８での演算と、ＡＬＵ７８
からデータメモリ部４４への書き込みまでを別サイクル
にするために、ＡＬＵセル７８のフリツプフロツプＦＦ
１１、ＦＦ１２、ＦＦ１３と、ＡＬＵセル７８のフリツ
プフロツプＦＦ１４を２段のパイプラインレジスタとし
て利用する。こうすることによつて、３倍は無理である
が、２倍前後の高速化が計れる。
【０１４５】ここで３サイクル化パイプライン処理で
は、読みだしから書き込みまで３サイクルあり、２サイ
クルの時間ズレが生ずるが、処理全体では高速化され
る。この場合２サイクルのズレがあるので、先に説明し
た、３ポートメモリでの読みだしと書き込みのアドレス
の衝突の制約は、それを考慮して衝突を避けるようにす
ることになる。３ポートメモリのアクセス競合が問題に
ついては、プログラム決定時に書き込みアドレス競合が
ないようにサイクルをずらすように修正してコンパイル
（アセンブル）されるようにすれば、これを回避でき
る。アドレスがいつも異なることが保証されていればよ
いので、始めから処理毎にアドレス空間を使い分けるの
も方法である。
は、読みだしから書き込みまで３サイクルあり、２サイ
クルの時間ズレが生ずるが、処理全体では高速化され
る。この場合２サイクルのズレがあるので、先に説明し
た、３ポートメモリでの読みだしと書き込みのアドレス
の衝突の制約は、それを考慮して衝突を避けるようにす
ることになる。３ポートメモリのアクセス競合が問題に
ついては、プログラム決定時に書き込みアドレス競合が
ないようにサイクルをずらすように修正してコンパイル
（アセンブル）されるようにすれば、これを回避でき
る。アドレスがいつも異なることが保証されていればよ
いので、始めから処理毎にアドレス空間を使い分けるの
も方法である。
【０１４６】基本的にこのようなメモリアドレス競合の
問題は、プログラミングの際に全て把握可能なことであ
り、充分起こりえる競合を回避できる。また場合によつ
ては、プログラム技術者の代わりにコンパイラ又はアセ
ンブラにおいて、この競合の問題を自動的に回避させる
ためのプログラム自動修正も可能である。今いくつかの
命令サイクル単位のパイプライン処理の動作例説明を、
第３のブロツク４１側で説明したが、当然同じことを第
４のブロツク４２側でもすることになる。
問題は、プログラミングの際に全て把握可能なことであ
り、充分起こりえる競合を回避できる。また場合によつ
ては、プログラム技術者の代わりにコンパイラ又はアセ
ンブラにおいて、この競合の問題を自動的に回避させる
ためのプログラム自動修正も可能である。今いくつかの
命令サイクル単位のパイプライン処理の動作例説明を、
第３のブロツク４１側で説明したが、当然同じことを第
４のブロツク４２側でもすることになる。
【０１４７】（２−７）第２実施例の効果 以上の構成によれば、ビツト処理プロセツサエレメント
を１次元配列した多並列ＤＳＰプロセツサでなる第１及
び第２のブロツク４１、４２を、第１のブロツク４１の
出力ＳＡＭ部及び第２のブロツク４２の入力ＳＡＭ部を
省略して、第１のブロツク４１のＡＬＵアレイ部４５の
出力を直接第２のブロツク４２のデータメモリ部４６に
供給するように接続するようにしたことにより、第１及
び第２のブロツク４１、４２間の冗長な回路を削減しな
がら縦方向の処理能力を向上させることができ、かくし
てプロセツサの処理能力を向上させ得る簡易な構成のビ
デオ信号用プロセツサを実現できる。
を１次元配列した多並列ＤＳＰプロセツサでなる第１及
び第２のブロツク４１、４２を、第１のブロツク４１の
出力ＳＡＭ部及び第２のブロツク４２の入力ＳＡＭ部を
省略して、第１のブロツク４１のＡＬＵアレイ部４５の
出力を直接第２のブロツク４２のデータメモリ部４６に
供給するように接続するようにしたことにより、第１及
び第２のブロツク４１、４２間の冗長な回路を削減しな
がら縦方向の処理能力を向上させることができ、かくし
てプロセツサの処理能力を向上させ得る簡易な構成のビ
デオ信号用プロセツサを実現できる。
【０１４８】また第１及び第２のブロツク４１、４２の
各データメモリ部４５、４７をそれぞれ１つの３ポート
メモリにするようにしたことにより、データの演算処理
にあたつて従来例のような２つのデータメモリ構成の場
合によく生じる、２つのデータメモリ部にそれぞれ演算
入力データがなければならないといつた制約がなくな
り、これにより従来においてしばしば必要になつていた
演算処理の前準備の２つのデータメモリ部間でのデータ
転送を不要にすることができる。また演算処理出力を出
力ＳＡＭ部に移す際にも、演算処理結果を予め準備のた
めにデータメモリ間で移動させる必要をなくすことがで
きる。
各データメモリ部４５、４７をそれぞれ１つの３ポート
メモリにするようにしたことにより、データの演算処理
にあたつて従来例のような２つのデータメモリ構成の場
合によく生じる、２つのデータメモリ部にそれぞれ演算
入力データがなければならないといつた制約がなくな
り、これにより従来においてしばしば必要になつていた
演算処理の前準備の２つのデータメモリ部間でのデータ
転送を不要にすることができる。また演算処理出力を出
力ＳＡＭ部に移す際にも、演算処理結果を予め準備のた
めにデータメモリ間で移動させる必要をなくすことがで
きる。
【０１４９】さらに各ブロツク４１、４２のデータメモ
リ部を１つにするようにしたことにより、従来のように
データメモリ部を２つ有していることにより生じる、片
方のメモリ容量の不足や余剰の問題が生じない。従つて
全体としてフレキシブルに構成することができる。
リ部を１つにするようにしたことにより、従来のように
データメモリ部を２つ有していることにより生じる、片
方のメモリ容量の不足や余剰の問題が生じない。従つて
全体としてフレキシブルに構成することができる。
【０１５０】さらにリードモデイフアイライトをやめ、
データメモリ部４４、４６を専用化したビツト線をもつ
３ポートメモリするようにしたことにより、命令サイク
ル単位のパイプライン処理を容易に適用し得るようにす
ることができ、かくしてデータメモリ部４４又は４６か
ら２つのデータを読み出し、ＡＬＵアレイ部４５又は４
７のＡＬＵ７８又は７９で演算処理し、演算結果をデー
タメモリ部４４又は４６に書き込むまでの経路を分断で
きると共に、命令サイクルを短縮化でき、さらに高速化
することができる。この場合パイプライン処理として３
サイクル化パイプライン処理を適用することより、２倍
前後までの高速化を図ることができる。
データメモリ部４４、４６を専用化したビツト線をもつ
３ポートメモリするようにしたことにより、命令サイク
ル単位のパイプライン処理を容易に適用し得るようにす
ることができ、かくしてデータメモリ部４４又は４６か
ら２つのデータを読み出し、ＡＬＵアレイ部４５又は４
７のＡＬＵ７８又は７９で演算処理し、演算結果をデー
タメモリ部４４又は４６に書き込むまでの経路を分断で
きると共に、命令サイクルを短縮化でき、さらに高速化
することができる。この場合パイプライン処理として３
サイクル化パイプライン処理を適用することより、２倍
前後までの高速化を図ることができる。
【０１５１】（２−８）他の実施例 なお上述の第２実施例においては、本発明をビデオ信号
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。
【０１５２】この場合それぞれビツト処理プロセツサエ
レメントを１次元配列した多並列デイジタルシグナルプ
ロセツサでなる複数のプロセツサブロツクを順次接続す
ると共に、この際初段のプロセツサブロツクを、入力デ
ータを直列並列変換する直列並列変換手段と、データを
記憶する第１の記憶手段と、データを演算処理する第１
の演算手段とで構成し、最終段のプロセツサブロツク
を、データを記憶する第２の記憶手段と、データを演算
処理する第２の演算手段と、データを並列直列変換して
出力する並列直列変換手段とで構成し、かつ初段のプロ
セツサブロツク及び最終段のプロセツサブロツク以外の
プロセツサブロツクを、データを記憶する第２の記憶手
段と、データを演算処理する第３の演算手段とで構成す
るようにすれば良い。従つてこのような信号処理装置を
構築するに際して順次接続するプロセツサブロツク数と
しては３つ以上であつても良く、また各プロセツサブロ
ツクの構成は、図６〜図１２以外の構成であつても良
い。
レメントを１次元配列した多並列デイジタルシグナルプ
ロセツサでなる複数のプロセツサブロツクを順次接続す
ると共に、この際初段のプロセツサブロツクを、入力デ
ータを直列並列変換する直列並列変換手段と、データを
記憶する第１の記憶手段と、データを演算処理する第１
の演算手段とで構成し、最終段のプロセツサブロツク
を、データを記憶する第２の記憶手段と、データを演算
処理する第２の演算手段と、データを並列直列変換して
出力する並列直列変換手段とで構成し、かつ初段のプロ
セツサブロツク及び最終段のプロセツサブロツク以外の
プロセツサブロツクを、データを記憶する第２の記憶手
段と、データを演算処理する第３の演算手段とで構成す
るようにすれば良い。従つてこのような信号処理装置を
構築するに際して順次接続するプロセツサブロツク数と
しては３つ以上であつても良く、また各プロセツサブロ
ツクの構成は、図６〜図１２以外の構成であつても良
い。
【０１５３】またこの場合、特に入力データが画像の水
平走査期間を単位としたビツト並列かつ時系列直列な画
像データである場合には、初段のプロセツサブロツクの
直列並列変換手段に、ビツト並列かつ時系列直列な画素
データを、画像の水平走査期間を単位としてビツト直列
かつ時系列直列に直列並列変換させ、第１〜第３の演算
手段には、ビツト直列かつ時系列並列な画像データを水
平走査期間を単位として演算処理させ、かつ最終段のプ
ロセツサブロツクの並列直列変換手段には、ビツト直列
かつ時系列並列な画像データを、画像の水平走査期間を
単位としてビツト並列かつ時系列直列に並列直列変換さ
せるようにすれば良い。
平走査期間を単位としたビツト並列かつ時系列直列な画
像データである場合には、初段のプロセツサブロツクの
直列並列変換手段に、ビツト並列かつ時系列直列な画素
データを、画像の水平走査期間を単位としてビツト直列
かつ時系列直列に直列並列変換させ、第１〜第３の演算
手段には、ビツト直列かつ時系列並列な画像データを水
平走査期間を単位として演算処理させ、かつ最終段のプ
ロセツサブロツクの並列直列変換手段には、ビツト直列
かつ時系列並列な画像データを、画像の水平走査期間を
単位としてビツト並列かつ時系列直列に並列直列変換さ
せるようにすれば良い。
【０１５４】（３）第３実施例 （３−１）第３実施例によるビデオ信号用プロセツサの
構成 図１３は第３実施例によるビデオ信号用プロセツサ９０
を示すものであり、それぞれビツト処理プロセツサエレ
メントを多数１次元配列した多並列ＤＳＰプロセツサで
なるブロツク９１〜９６を、横方向に２ブロツク、縦方
向に３ブロツク、計６ブロツクを並列化することにより
構成されている。
構成 図１３は第３実施例によるビデオ信号用プロセツサ９０
を示すものであり、それぞれビツト処理プロセツサエレ
メントを多数１次元配列した多並列ＤＳＰプロセツサで
なるブロツク９１〜９６を、横方向に２ブロツク、縦方
向に３ブロツク、計６ブロツクを並列化することにより
構成されている。
【０１５５】すなわちこのビデオ信号用プロセツサ９０
の場合、信号入力端１００に、第１〜第３のブロツク９
１〜９４により形成される第１のブロツク列１０１の入
力端（第１のブロツク９１の入力端に相当）と、第１の
セレクタ２４の第１の切替え端とがそれぞれ接続される
と共に、当該第１のブロツク列１０１の出力端（第３の
ブロツク９３の出力端に相当）が第１及び第２の各セレ
クタ２４、２５の各第２の切替え端にそれぞれ接続され
ている。
の場合、信号入力端１００に、第１〜第３のブロツク９
１〜９４により形成される第１のブロツク列１０１の入
力端（第１のブロツク９１の入力端に相当）と、第１の
セレクタ２４の第１の切替え端とがそれぞれ接続される
と共に、当該第１のブロツク列１０１の出力端（第３の
ブロツク９３の出力端に相当）が第１及び第２の各セレ
クタ２４、２５の各第２の切替え端にそれぞれ接続され
ている。
【０１５６】また第１のセレクタ２４の出力端は第４〜
第６のブロツク９４〜９６からなる第２のブロツク列１
０２の入力端（第４のブロツク９４の出力端に相当）に
接続されると共に、当該第２のブロツク列１０２の出力
端（第６のブロツク９６の出力端に相当）は第２のセレ
クタ２５の第１の切替え端に接続され、かつ当該第２の
セレクタ２５の出力端は信号出力端１０３に接続されて
いる。
第６のブロツク９４〜９６からなる第２のブロツク列１
０２の入力端（第４のブロツク９４の出力端に相当）に
接続されると共に、当該第２のブロツク列１０２の出力
端（第６のブロツク９６の出力端に相当）は第２のセレ
クタ２５の第１の切替え端に接続され、かつ当該第２の
セレクタ２５の出力端は信号出力端１０３に接続されて
いる。
【０１５７】この場合このビデオ信号用プロセツサ９０
では、第１及び第２のブロツク９１、９２間の接続にお
いて第１のブロツク９１の出力ＳＡＭ部と第２のブロツ
ク９２の入力ＳＡＭ部とがそれぞれ省略されると共に、
第２及び第３のブロツク９２、９３間の接続において第
２のブロツク９２の出力ＳＡＭ部と第３のブロツク９３
の入力ＳＡＭ部とがそれぞれ省略されており、これら第
１及び第２のブロツク９１、９２間、第２及び第３のブ
ロツク９２、９３間がそれぞれ図６、図８及び図９にお
ける第１及び第２のブロツク４１、４２間と同様に接続
されている。
では、第１及び第２のブロツク９１、９２間の接続にお
いて第１のブロツク９１の出力ＳＡＭ部と第２のブロツ
ク９２の入力ＳＡＭ部とがそれぞれ省略されると共に、
第２及び第３のブロツク９２、９３間の接続において第
２のブロツク９２の出力ＳＡＭ部と第３のブロツク９３
の入力ＳＡＭ部とがそれぞれ省略されており、これら第
１及び第２のブロツク９１、９２間、第２及び第３のブ
ロツク９２、９３間がそれぞれ図６、図８及び図９にお
ける第１及び第２のブロツク４１、４２間と同様に接続
されている。
【０１５８】同様にしてこのビデオ信号用プロセツサ９
０では、第４及び第５のブロツク９４、９５間の接続に
おいて第４のブロツク９４の出力ＳＡＭ部と第５のブロ
ツク９５の入力ＳＡＭ部とがそれぞれ省略されると共
に、第５及び第６のブロツク９５、９６間の接続におい
て第５のブロツク９５の出力ＳＡＭ部と第６のブロツク
９６の入力ＳＡＭ部が省略されており、これら第４及び
第５のブロツク９４、９５間、第５及び第６のブロツク
９５、９６間がそれぞれ図６、図８及び図９における第
１及び第２のブロツク４１、４２間と同様に接続されて
いる。
０では、第４及び第５のブロツク９４、９５間の接続に
おいて第４のブロツク９４の出力ＳＡＭ部と第５のブロ
ツク９５の入力ＳＡＭ部とがそれぞれ省略されると共
に、第５及び第６のブロツク９５、９６間の接続におい
て第５のブロツク９５の出力ＳＡＭ部と第６のブロツク
９６の入力ＳＡＭ部が省略されており、これら第４及び
第５のブロツク９４、９５間、第５及び第６のブロツク
９５、９６間がそれぞれ図６、図８及び図９における第
１及び第２のブロツク４１、４２間と同様に接続されて
いる。
【０１５９】また第１〜第６の各ブロツク９１〜９６を
それぞれ駆動制御する第１〜第６のプログラム制御部１
１０〜１１５のうち、第１及び第２のプログラム制御部
１１０、１１１間、第２及び第３のプログラム制御部１
１１、１１２間、第４及び第５のプログラム制御部１１
３、１１４間、並びに第５及び第６のプログラム制御部
１１４、１１５間には、それぞれ図６の調停回路６１と
同様に形成された調停回路（図示せず）が設けられてお
り、かくしてこれら第１及び第２のプログラム制御部１
１０、１１１、第２及び第３のプログラム制御部１１
１、１１２、第４及び第５のプログラム制御部１１３、
１１４、並びに第５及び第６のプログラム制御部１１
４、１１５がそれぞれ対応する調停回路により調整を取
りながら並列データ転送をタイミング良く行い得るよう
になされている。
それぞれ駆動制御する第１〜第６のプログラム制御部１
１０〜１１５のうち、第１及び第２のプログラム制御部
１１０、１１１間、第２及び第３のプログラム制御部１
１１、１１２間、第４及び第５のプログラム制御部１１
３、１１４間、並びに第５及び第６のプログラム制御部
１１４、１１５間には、それぞれ図６の調停回路６１と
同様に形成された調停回路（図示せず）が設けられてお
り、かくしてこれら第１及び第２のプログラム制御部１
１０、１１１、第２及び第３のプログラム制御部１１
１、１１２、第４及び第５のプログラム制御部１１３、
１１４、並びに第５及び第６のプログラム制御部１１
４、１１５がそれぞれ対応する調停回路により調整を取
りながら並列データ転送をタイミング良く行い得るよう
になされている。
【０１６０】従つてこのビデオ信号用プロセツサ９０の
場合、横方向に拡張したことは第１の実施例と同じであ
り、また縦方向に拡張したことは第２の実施例と同じで
あることにより、ハードウェアを６倍にすることなく冗
長部分を削除して６倍の処理能力を確保し、かつ各種画
像フオーマツトに無駄なく対応し得るようになされてい
る。
場合、横方向に拡張したことは第１の実施例と同じであ
り、また縦方向に拡張したことは第２の実施例と同じで
あることにより、ハードウェアを６倍にすることなく冗
長部分を削除して６倍の処理能力を確保し、かつ各種画
像フオーマツトに無駄なく対応し得るようになされてい
る。
【０１６１】この実施例の場合、第１及び第４のブロツ
ク９１、９４の入力ＳＡＭ部９１Ａ、９４Ａは第２実施
例の第１のブロツク４１の入力ＳＡＭ部４３（図６）と
同様に構成されていると共に、各第１〜第６のブロツク
９１〜９６のデータメモリ部９１Ｂ、９２Ａ、９３Ａ、
９４Ｂ、９５Ａ、９６Ａは第２実施例のデータメモリ部
４４、４６（図６）と同様に構成され、かつ各第１〜第
６のブロツク９１〜９６のＡＬＵアレイ部９１Ｃ、９２
Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、９６Ｂはそれぞれ第２実
施例のＡＬＵアレイ部４５、４７（図６）と同様に構成
されると共に、第６のブロツク９６の出力ＳＡＭ部９６
Ｃは第２実施例の第２のブロツク４２の出力ＳＡＭ部４
８と同様に構成されている。
ク９１、９４の入力ＳＡＭ部９１Ａ、９４Ａは第２実施
例の第１のブロツク４１の入力ＳＡＭ部４３（図６）と
同様に構成されていると共に、各第１〜第６のブロツク
９１〜９６のデータメモリ部９１Ｂ、９２Ａ、９３Ａ、
９４Ｂ、９５Ａ、９６Ａは第２実施例のデータメモリ部
４４、４６（図６）と同様に構成され、かつ各第１〜第
６のブロツク９１〜９６のＡＬＵアレイ部９１Ｃ、９２
Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、９６Ｂはそれぞれ第２実
施例のＡＬＵアレイ部４５、４７（図６）と同様に構成
されると共に、第６のブロツク９６の出力ＳＡＭ部９６
Ｃは第２実施例の第２のブロツク４２の出力ＳＡＭ部４
８と同様に構成されている。
【０１６２】これによりこのビデオ信号用プロセツサ９
０では、第１及び第２のブロツク列１０１、１０２のそ
れぞれにおいて、第２実施例において上述したのと同様
の効果を得ることができるようになされている。
０では、第１及び第２のブロツク列１０１、１０２のそ
れぞれにおいて、第２実施例において上述したのと同様
の効果を得ることができるようになされている。
【０１６３】（３−２）第３実施例の効果 以上の構成によれば、ビツト処理プロセツサエレメント
を多数１次元配列した多並列プロセツサでなる第１〜第
３のブロツク９１〜９３と、第４〜第６のブロツク９４
〜９６とを、余分な入力ＳＡＭ部及び出力ＳＡＭ部を省
略して冗長性を削除しながらそれぞれ縦方向に並列化す
ることにより第１及び第２のブロツク列１０１、１０２
を形成すると共に、これら第１及び第２のブロツク列１
０１、１０２を第１実施例の場合と同様にして第１及び
第２のセレクタ２４、２５を介して横方向に拡張するよ
うに接続するようにしたことにより、簡易な構成で各種
画像フオーマツトに実用上十分に対応することができ、
かくして処理能力が高く、汎用性のある簡易な構成のビ
デオ信号用プロセツサ９０を実現できる。
を多数１次元配列した多並列プロセツサでなる第１〜第
３のブロツク９１〜９３と、第４〜第６のブロツク９４
〜９６とを、余分な入力ＳＡＭ部及び出力ＳＡＭ部を省
略して冗長性を削除しながらそれぞれ縦方向に並列化す
ることにより第１及び第２のブロツク列１０１、１０２
を形成すると共に、これら第１及び第２のブロツク列１
０１、１０２を第１実施例の場合と同様にして第１及び
第２のセレクタ２４、２５を介して横方向に拡張するよ
うに接続するようにしたことにより、簡易な構成で各種
画像フオーマツトに実用上十分に対応することができ、
かくして処理能力が高く、汎用性のある簡易な構成のビ
デオ信号用プロセツサ９０を実現できる。
【０１６４】（３−３）他の実施例 なお上述の第３実施例においては、本発明をビデオ信号
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。また上述の第３実施例におい
ては、ビツト処理プロセツサエレメントを多数１次元配
列した多並列プロセツサでなるブロツク９１〜９６を横
方向に２ブロツク、縦方向に３ブロツク、計６ブロツク
を並列化するようにした場合について述べたが、本発明
はこれに限らず、横方向及び縦方向に並べるブロツク数
としてはこの他種々の数を適用できる。
用プロセツサに適用するようにした場合について述べた
が、本発明はこれに限らず、この他種々の信号処理装置
に適用することができる。また上述の第３実施例におい
ては、ビツト処理プロセツサエレメントを多数１次元配
列した多並列プロセツサでなるブロツク９１〜９６を横
方向に２ブロツク、縦方向に３ブロツク、計６ブロツク
を並列化するようにした場合について述べたが、本発明
はこれに限らず、横方向及び縦方向に並べるブロツク数
としてはこの他種々の数を適用できる。
【０１６５】さらに上述の第３実施例においては、第１
及び第４のブロツク９１、９４の入力ＳＡＭ部９１Ａ、
９４Ａを第２実施例の第１のブロツク４１の入力ＳＡＭ
部４３（図６）と同様に構成すると共に、各第１〜第６
のブロツク９１〜９６のデータメモリ部９１Ｂ、９２
Ａ、９３Ａ、９４Ｂ、９５Ａ、９６Ａを第２実施例のデ
ータメモリ部４４、４６（図６）と同様に構成し、かつ
各第１〜第６のブロツク９１〜９６のＡＬＵアレイ部９
１Ｃ、９２Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、９６Ｂをそれ
ぞれ第２実施例のＡＬＵアレイ部４５、４７（図６）と
同様に構成すると共に、第６のブロツク９６の出力ＳＡ
Ｍ部９６Ｃを第２実施例の第２のブロツク４２の出力Ｓ
ＡＭ部４８と同様に構成するようにした場合について述
べたが、本発明はこれに限らず、これら各ビツト処理プ
ロセツサエレメントの構成としては、この他の構成であ
つても良い。
及び第４のブロツク９１、９４の入力ＳＡＭ部９１Ａ、
９４Ａを第２実施例の第１のブロツク４１の入力ＳＡＭ
部４３（図６）と同様に構成すると共に、各第１〜第６
のブロツク９１〜９６のデータメモリ部９１Ｂ、９２
Ａ、９３Ａ、９４Ｂ、９５Ａ、９６Ａを第２実施例のデ
ータメモリ部４４、４６（図６）と同様に構成し、かつ
各第１〜第６のブロツク９１〜９６のＡＬＵアレイ部９
１Ｃ、９２Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、９６Ｂをそれ
ぞれ第２実施例のＡＬＵアレイ部４５、４７（図６）と
同様に構成すると共に、第６のブロツク９６の出力ＳＡ
Ｍ部９６Ｃを第２実施例の第２のブロツク４２の出力Ｓ
ＡＭ部４８と同様に構成するようにした場合について述
べたが、本発明はこれに限らず、これら各ビツト処理プ
ロセツサエレメントの構成としては、この他の構成であ
つても良い。
【０１６６】
【発明の効果】上述のように第１の発明によれば、ビツ
ト処理プロセツサエレメントを多数１次元配列した多並
列デイジタルシグナルプロセツサを１つのプロセツサブ
ロツクとして、複数のプロセツサブロツクを順次接続す
ると共に、この際後段のプロセツサブロツクに対しては
前段のプロセツサブロツクの出力又は入力データのいず
れか一方を供給し、かつこれら各プロセツサブロツクの
出力のいずれかを最終出力として出力するようにしたこ
とにより、横方向のプロセツサプロツクの並列数だけ処
理能力を向上させ得るだけでなく、各種画像フオーマツ
トの一水平走査期間の画素数への対応性、冗長性が大幅
に改善でき、また多様なデータ処理手順に対応でき、か
くして処理能力の高く、汎用性のある簡易な構成の信号
処理装置を実現できる。
ト処理プロセツサエレメントを多数１次元配列した多並
列デイジタルシグナルプロセツサを１つのプロセツサブ
ロツクとして、複数のプロセツサブロツクを順次接続す
ると共に、この際後段のプロセツサブロツクに対しては
前段のプロセツサブロツクの出力又は入力データのいず
れか一方を供給し、かつこれら各プロセツサブロツクの
出力のいずれかを最終出力として出力するようにしたこ
とにより、横方向のプロセツサプロツクの並列数だけ処
理能力を向上させ得るだけでなく、各種画像フオーマツ
トの一水平走査期間の画素数への対応性、冗長性が大幅
に改善でき、また多様なデータ処理手順に対応でき、か
くして処理能力の高く、汎用性のある簡易な構成の信号
処理装置を実現できる。
【０１６７】また第２の発明によれば、ビツト処理プロ
セツサエレメントを多数１次元配列した多並列デイジタ
ルシグナルプロセツサを１つのプロセツサブロツクとし
て、複数のプロセツサブロツクを順次接続すると共に、
この際初段のプロセツサブロツクを、入力データを直列
並列変換する直列並列変換手段と、データを記憶する第
１の記憶手段と、データを演算処理する第１の演算手段
とで形成すると共に、最終段のプロセツサブロツクを、
データを記憶する第２の記憶手段と、データを演算処理
する第２の演算手段と、データを並列直列変換する並列
直列変換手段とで形成し、かつそれ以外のプロセツサブ
ロツクをデータを記憶する第３の記憶手段と、データを
演算処理する第３の演算手段とで形成するようにしたこ
とにより、縦方向のプロセツサプロツクの並列数だけ処
理能力を向上させ得るだけでなく、プロセツサブロツク
間の冗長な回路を削減し、ハードウエアを小さくするこ
とができ、かくして処理能力の高く、汎用性のある簡易
な構成の信号処理装置を実現できる。
セツサエレメントを多数１次元配列した多並列デイジタ
ルシグナルプロセツサを１つのプロセツサブロツクとし
て、複数のプロセツサブロツクを順次接続すると共に、
この際初段のプロセツサブロツクを、入力データを直列
並列変換する直列並列変換手段と、データを記憶する第
１の記憶手段と、データを演算処理する第１の演算手段
とで形成すると共に、最終段のプロセツサブロツクを、
データを記憶する第２の記憶手段と、データを演算処理
する第２の演算手段と、データを並列直列変換する並列
直列変換手段とで形成し、かつそれ以外のプロセツサブ
ロツクをデータを記憶する第３の記憶手段と、データを
演算処理する第３の演算手段とで形成するようにしたこ
とにより、縦方向のプロセツサプロツクの並列数だけ処
理能力を向上させ得るだけでなく、プロセツサブロツク
間の冗長な回路を削減し、ハードウエアを小さくするこ
とができ、かくして処理能力の高く、汎用性のある簡易
な構成の信号処理装置を実現できる。
【０１６８】さらに第３の発明においては、第２の発明
のように構成された複数のプロセツサブロツクでなるプ
ロセツサブロツク列を第１の発明と同様に接続するよう
にしたことにより、処理能力の高く、汎用性のある簡易
な構成の信号処理装置を実現できる。
のように構成された複数のプロセツサブロツクでなるプ
ロセツサブロツク列を第１の発明と同様に接続するよう
にしたことにより、処理能力の高く、汎用性のある簡易
な構成の信号処理装置を実現できる。
【図１】第１実施例によるビデオ信号用プロセツサの全
体構成を示すブロツク図である。
体構成を示すブロツク図である。
【図２】図１に示すビデオ信号用プロセツサの動作説明
に供するタイミングチヤートである。
に供するタイミングチヤートである。
【図３】他の実施例の説明に供するタイミングチヤート
である。
である。
【図４】他の実施例の説明に供するタイミングチヤート
である。
である。
【図５】縦方向に２ブロツク並列化する場合の一例を示
すブロツク図である。
すブロツク図である。
【図６】第２実施例によるビデオ信号用プロセツサの全
体構成を示すブロツク図である。
体構成を示すブロツク図である。
【図７】図６を一般的なプロセツサの構成に対応させた
ブロツク図である。
ブロツク図である。
【図８】図６に示すビデオ信号用プロセツサのプロセツ
サエレメントの構造を示す略線図である。
サエレメントの構造を示す略線図である。
【図９】図６に示すビデオ信号用プロセツサのプロセツ
サエレメントの構造を示す略線図である。
サエレメントの構造を示す略線図である。
【図１０】入力ＳＡＭ部の詳細構成を示す回路図であ
る。
る。
【図１１】データメモリ部の詳細構成を示す回路図であ
る。
る。
【図１２】出力ＳＡＭ部の詳細構成を示す回路図であ
る。
る。
【図１３】第２実施例によるビデオ信号用プロセツサの
全体構成を示すブロツク図である。
全体構成を示すブロツク図である。
【図１４】従来のリニアアレイ型プロセツサの構成を示
すブロツク図である。
すブロツク図である。
【図１５】図６を一般的なプロセツサの構成に対応させ
たブロツク図である。
たブロツク図である。
【図１６】従来のプロセツサエレメントの一例を示す略
線図である。
線図である。
２０、４０、９０……ビデオ信号用プロセツサ、２１、
２２、４１、４２、９１〜９６……ブロツク、２４、２
５……セレクタ、２１Ａ、２２Ａ、４３、９１Ａ、９４
Ａ……入力ＳＡＭ部、４４、４６、９１Ｂ、９２Ａ、９
３Ａ、９４Ｂ、９５Ａ、９６Ａ……データメモリ部、４
５、４７、９１Ｃ、９２Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、
９６Ｂ……ＡＬＵアレイ部、２１Ｂ、２２Ｂ、４８、９
６Ｃ……出力ＳＡＭ部、７８、７９……ＡＬＵ、ＦＦ１
１〜ＦＦ１８……フリツプチツプ、ＤIN1 、ＤIN3 、Ｄ
IN4 ……画像信号。
２２、４１、４２、９１〜９６……ブロツク、２４、２
５……セレクタ、２１Ａ、２２Ａ、４３、９１Ａ、９４
Ａ……入力ＳＡＭ部、４４、４６、９１Ｂ、９２Ａ、９
３Ａ、９４Ｂ、９５Ａ、９６Ａ……データメモリ部、４
５、４７、９１Ｃ、９２Ｂ、９３Ｂ、９４Ｃ、９５Ｂ、
９６Ｂ……ＡＬＵアレイ部、２１Ｂ、２２Ｂ、４８、９
６Ｃ……出力ＳＡＭ部、７８、７９……ＡＬＵ、ＦＦ１
１〜ＦＦ１８……フリツプチツプ、ＤIN1 、ＤIN3 、Ｄ
IN4 ……画像信号。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】削除
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】削除
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大木 光晴 東京都品川区北品川６丁目７番35号ソニー 株式会社内
Claims (24)
- 【請求項１】それぞれビツト処理プロセツサエレメント
を１次元配列した多並列デイジタルシグナルプロセツサ
でなる複数のプロセツサブロツクと、 それぞれ対応する上記プロセツサブロツクに対して、前
段の上記プロセツサブロツクの出力及び入力データのい
ずれか一方を選択的に供給する複数の第１のセレクタ
と、 各上記プロセツサブロツクの出力のいずれかを選択的に
最終出力として出力する第２のセレクタとを具えること
を特徴とする信号処理装置。 - 【請求項２】各上記プロセツサブロツクは、 演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方にパイプラ
インレジスタとを有する演算手段を、上記ビツト処理プ
ロセツサエレメントとして具えることを特徴とする請求
項１に記載の信号処理装置。 - 【請求項３】各上記プロセツサブロツクは、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリを、上記ビツト処理
プロセツサエレメントとして具えることを特徴とする請
求項１に記載の信号処理装置。 - 【請求項４】上記３ポートメモリの各上記ポートのため
のビツト線が、書き込み又は読み出しにそれぞれ専用化
されていることを特徴とする請求項３に記載の信号処理
装置。 - 【請求項５】上記入力データは、画像の水平走査期間を
単位としたビツト並列かつ時系列直列な画素データでな
り、 各上記プロセツサブロツクは、上記ビツト処理プロセツ
サエレメントとして、 供給されるビツト並列かつ時系列直列な画素データを、
画像の水平走査期間を単位としてビツト直列かつ時系列
並列に変換する直列並列変換手段と、 上記直列並列変換手段によりビツト直列かつ時系列並列
に変換された上記画像データを水平走査期間を単位とし
て演算処理する演算手段と、 ビツト直列かつ時系列並列な画像データを、画像の水平
走査期間を単位としてビツト並列かつ時系列直列に並列
直列変換して出力する並列直列変換手段とを具えること
を特徴とする請求項１に記載の信号処理装置。 - 【請求項６】上記演算手段は、 上記演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方に設けられ
たパイプラインレジスタとを具えることを特徴とする請
求項５に記載の信号処理装置。 - 【請求項７】各上記プロセツサブロツクは、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリを上記ビツト処理プ
ロセツサエレメントとして具えることを特徴とする請求
項５に記載の信号処理装置。 - 【請求項８】上記３ポートメモリの各上記ポートのため
のビツト線が、書き込み又は読み出しにそれぞれ専用化
されていることを特徴とする請求項７に記載の信号処理
装置。 - 【請求項９】順次接続された、それぞれビツト処理プロ
セツサエレメントを１次元配列した多並列デイジタルシ
グナルプロセツサでなる複数のプロセツサブロツクから
形成されるプロセツサブロツク列を具え、 初段の上記プロセツサブロツクは、 入力データを直列並列変換する直列並列変換手段と、 データを記憶する第１の記憶手段と、 データを演算処理する第１の演算手段とを上記ビツト処
理プロセツサエレメントとし、 最終段の上記プロセツサブロツクは、 データを記憶する第２の記憶手段と、 データを演算処理する第２の演算手段と、 データを並列直列変換して出力する並列直列変換手段と
を上記ビツト処理プロセツサエレメントとし、 上記初段のプロセツサブロツク及び上記最終段のプロセ
ツサブロツク以外の上記プロセツサブロツクは、 データを記憶する第３の記憶手段と、 データを演算処理する第３の演算手段とを上記ビツト処
理プロセツサエレメントとすることを特徴とする信号処
理装置。 - 【請求項１０】上記第１ないし第３の演算手段は、 上記演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方に設けられ
たパイプラインレジスタとを具えることを特徴とする請
求項９に記載の信号処理装置。 - 【請求項１１】上記第１ないし第３の記憶手段は、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリでなることを特徴と
する請求項９に記載の信号処理装置。 - 【請求項１２】上記３ポートメモリの各上記ポートのた
めのビツト線が、書き込み又は読み出しにそれぞれ専用
化されていることを特徴とする請求項１１に記載の信号
処理装置。 - 【請求項１３】上記入力データは、画像の水平走査期間
を単位としたビツト並列かつ時系列直列な画素データで
なり、 上記初段のプロセツサブロツクの上記直列並列変換手段
は、 ビツト並列かつ時系列直列な画素データを、上記画像の
水平走査期間を単位としてビツト直列かつ時系列並列に
直列並列変換し、 上記第１ないし第３の演算手段は、 ビツト直列かつ時系列並列な画像データを水平走査期間
を単位として演算処理し、 上記最終段の上記プロセツサブロツクの上記並列直列変
換手段は、 ビツト直列かつ時系列並列な画像データを、画像の水平
走査期間を単位としてビツト並列かつ時系列直列に並列
直列変換して出力することを特徴とする請求項９に記載
の信号処理装置。 - 【請求項１４】上記第１ないし第３の演算手段は、 上記演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方に設けられ
たパイプラインレジスタとを具えることを特徴とする請
求項１３に記載の信号処理装置。 - 【請求項１５】上記第１ないし第３の記憶手段は、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリでなることを特徴と
する請求項１３に記載の信号処理装置。 - 【請求項１６】上記３ポートメモリの各上記ポートのた
めのビツト線が、書き込み又は読み出しにそれぞれ専用
化されていることを特徴とする請求項１３に記載の信号
処理装置。 - 【請求項１７】順次接続された複数の上記プロセツサブ
ロツク列と、 それ対応する上記プロセツサブロツク列に対して、前段
の上記プロセツサブロツク列の出力及び上記入力データ
のいずれか一方を選択的に供給する複数の第１のセレク
タと、 各上記プロセツサブロツク列の出力のいずれかを選択的
に最終出力として出力する第２のセレクタとを具えるこ
とを特徴とする請求項１１に記載の信号処理装置。 - 【請求項１８】上記第１ないし第３の演算手段は、 上記演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方に設けられ
たパイプラインレジスタとをそれぞれ具えることを特徴
とする請求項１７に記載の信号処理装置。 - 【請求項１９】上記第１ないし第３の記憶手段は、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリでなることを特徴と
する請求項１７に記載の信号処理装置。 - 【請求項２０】上記３ポートメモリの各上記ポートのた
めのビツト線が、書き込み又は読み出しにそれぞれ専用
化されていることを特徴とする請求項１９に記載の信号
処理装置。 - 【請求項２１】上記入力データは、画像の水平走査期間
を単位とするビツト並列かつ時系列直列な画素データで
なり、 上記初段のプロセツサブロツクの上記直列並列変換手段
は、 ビツト並列かつ時系列直列な画素データを、上記画像の
水平走査期間を単位としてビツト直列かつ時系列並列に
直列並列変換し、 上記第１ないし第３の演算手段は、 ビツト直列かつ時系列並列な画像データを水平走査期間
を単位として演算処理し、 上記最終段のプロセツサブロツクの上記並列直列変換手
段は、 ビツト直列かつ時系列並列な画像データを、画像の水平
走査期間を単位としてビツト並列かつ時系列直列に並列
直列変換して出力することを特徴とする請求項１７に記
載の信号処理装置。 - 【請求項２２】上記第１ないし第３の演算手段は、 上記演算を行う演算器と、 上記演算器の前段又は後段の少なくとも一方に設けられ
たパイプラインレジスタとを具えることを特徴とする請
求項２１に記載の信号処理装置。 - 【請求項２３】上記第１ないし第３の記憶手段は、 読み出し用に２つのポートを有し、かつ書き込み用に１
つのポートを有する３ポートメモリでなることを特徴と
する請求項２１に記載の信号処理装置。 - 【請求項２４】上記３ポートメモリの各上記ポートのた
めのビツト線が、書き込み又は読み出しにそれぞれ専用
化されていることを特徴とする請求項２１に記載の信号
処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290300A JPH09106389A (ja) | 1995-10-12 | 1995-10-12 | 信号処理装置 |
| US08/731,161 US5926583A (en) | 1995-10-12 | 1996-10-10 | Signal processing apparatus |
| US09/228,237 US6038350A (en) | 1995-10-12 | 1999-01-11 | Signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7290300A JPH09106389A (ja) | 1995-10-12 | 1995-10-12 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106389A true JPH09106389A (ja) | 1997-04-22 |
Family
ID=17754345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7290300A Pending JPH09106389A (ja) | 1995-10-12 | 1995-10-12 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5926583A (ja) |
| JP (1) | JPH09106389A (ja) |
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| JP4542308B2 (ja) * | 2002-12-16 | 2010-09-15 | 株式会社ソニー・コンピュータエンタテインメント | 信号処理用デバイス及び情報処理機器 |
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-
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- 1996-10-10 US US08/731,161 patent/US5926583A/en not_active Expired - Fee Related
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1999
- 1999-01-11 US US09/228,237 patent/US6038350A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127460A (ja) * | 2004-06-09 | 2006-05-18 | Renesas Technology Corp | 半導体装置、半導体信号処理装置、およびクロスバースイッチ |
| JP2007323308A (ja) * | 2006-05-31 | 2007-12-13 | Fuji Xerox Co Ltd | 演算装置、画像処理装置及びデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5926583A (en) | 1999-07-20 |
| US6038350A (en) | 2000-03-14 |
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