JP2961769B2 - 画像プロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、空間積和演算、非線形近傍演算等の局所画
像処理を高速に実行し、且つ画像の特徴量を求めること
ができるマルチプロセッサによる並列処理が容易な画像
処理プロセッサのアーキテクチュアに関する。

従来の技術 ディジタル画像処理は、２次元配列された画像データ
を対象としており、多大の記憶容量と演算時間を必要と
し、現在の逐次形コンピュータの不得意とする演算処理
である。そこで画像データを並列処理して高速化を図ろ
うとする試みがなされているが、全ての画像データを並
列処理することは極めて困難である。画像のｍ×ｎ列の
局所画像領域データに対して並列処理を行う局所並列画
像処理と呼ばれる方式は平均化、微分操作、データ変換
などの広範囲な処理に対応でき、回路規模も比較的小さ
いことからLSI化の開発が盛んである。局所画像プロセ
ッサは高速性が要求されるため、各画像処理機能に対し
て専用の構成となり、以下に記すように汎用性が犠牲と
なる場合が多かった。一般に、局所画像プロセッサは、
入力画像データからある適当な大きさの局所領域データ
を取り出し、この局所領域データに対して演算を行うも
のであり、局所領域を対象画像全体に走査する事により
全画面の画像処理を行うものである。

画像演算の中で平均化、微分操作、特徴抽出など局所
処理で実行されるものが多く、これらの処理は局所領域
の形や大きさによって複雑さを異にするが、一般に３×
３から16×16程度の局所領域を対象として画像処理が行
われている。

第12図は、３×３画素の局所画像処理を行う局所画像
プロセッサの従来例を示している。

局所画像を記憶する局所画像レジスタ１に画像信号と
１水平線遅れ、および２水平線遅れの画像データが入力
されており、画像信号は入力画面から走査により、画像
データが１画素ずつ連続的に供給されることになる。局
所画像処理のプログラムを記憶するプログラムメモリ３
は、プログラム制御回路４によって動作し、局所画像レ
ジスタ１、演算ブロック２、およびプログラム制御回路
４を制御する。クロック制御回路５は、システムクロッ
ク信号、プログラムスタート信号、およびチップ拡張信
号によって動作し、局所画像レジスタ１の画像取り込
み、演算ブロック２の演算出力、およびプログラム制御
回路４を制御する。この局所画像プロセッサ10は入力画
像の全ての局所画像に対して全く同一の画像処理プログ
ラムにより処理結果を画素を求めて、全出力画像を得
る。

第13図に第12図の局所画像プロセッサにおける各部の
波形を示す。

局所画像レジスタ１の内部は３段のシフトレジスタ６
とメモリセル７で３ライン構成されており、シフトレジ
スタ６の入力には、画像信号、１水平線遅れの画像信
号、および２水平線遅れの画像信号が供給されている。
このシフトレジスタ６は、クロック制御回路５からのシ
ステムクロック信号の立ち上がりに同期したシフト信号
によりそれぞれの画像入力をシフトレジスタ６内に取り
込む。また、クロック制御回路５からのシステムクロッ
ク信号に同期したメモリライト信号の立ち下がりにより
それぞれ接続されているシフトレジスタ６出力をメモリ
セル７に取り込む。

システムクロック信号はプロセッサを動作させる信号
であり、プログラムスタート信号は、画像データと同期
した信号でプロセッサの処理をスタートさせる信号であ
り、チップ拡張信号は、このプロセッサを複数個使用す
るのに用いるものである。

クロック制御回路５から出力されるシフト信号は、プ
ログラムスタート信号とシステムクロック信号より作ら
れ、プログラムスタート信号がHIGHになった最初のシス
テムクロック信号の立ち上がりでHIGHになり、次の立ち
上がりでLOWとなる。メモリライト信号は、シフト信号
をチップ拡張信号で制御したものである。また、アウト
プットイネーブル信号は、メモリライト信号と同様に、
シフト信号をチップ拡張信号で制御したものとなってい
る。

クロック制御回路５からのシフト信号により、局所画
像レジスタ１の中のシフトレジスタ６に画像信号の取り
込みと同期してシフトされ、チップ拡張信号がLOWの
時、メモリライト信号が発生し、局所画像データがメモ
リセル７に記憶され、同時にプログラム制御回路４にス
タート信号が送られる。

クロック制御回路５はプログラムスタート信号がHIGH
になった時、プログラム制御回路４の出力を０にリセッ
トするようにスタート信号を送る。プログラム制御回路
４は、クロック制御回路５からの信号によりシステムク
ロック信号に同期して、出力に１加算した信号を出力す
る。

プログラムメモリ３は、プログラム制御回路４からの
信号に対応したアドレスのメモリの値を出力する。すな
わち、プログラムメモリ３はスタート信号がHIGHになっ
たときアドレス０のデータを出力し、システムクロック
信号により、順次1,2‥‥のアドレスのデータを出力す
る。局所画像レジスタ１はプログラムメモリ３からの信
号により選択された１つの画像データを演算ブロック２
に出力する。

演算ブロック２は、プログラムメモリ３の信号により
選択された演算を行う。プログラム制御回路４はプログ
ラムメモリ３の出力が特定の命令の時か、演算ブロック
２から条件信号が来た時に、プログラムメモリ３から出
力されるアドレス値を出力する。これにより、プログラ
ムの流れを変えるジャンプ、および条件ジャンプを行
う。

演算ブロック２は、クロック制御回路５からのアウト
プットイネーブル信号により、プログラムスタート信号
に同期して演算結果を出力する。また、演算ブロック２
は、チップ拡張信号がHIGHの時演算出力がリセットされ
る。

この局所画像プロセッサ10は、チップ拡張信号により
複数個使うことが可能となり、入力される画像信号が高
速になっても対応できる。

第14図は、局所画像プロセッサ10を２個並列動作させ
る持続図である。また、第15図に第14図における各部の
波形を示す。

それぞれの局所画像プロセッサ10aおよび10bには、同
じ画像信号、１水平線遅れの画像信号、および２水平線
遅れの画像信号、および、同じシステムクロック信号と
プログラムスタート信号が供給されいる。また、プログ
ラムスタート信号を二分周回路11によって分周した信号
をそれぞれの局所画像プロセッサ10a,10bのチップ拡張
信号として供給する。ただし、局所画像プロセッサ10a
と10bのチップ拡張信号は逆相となっている。それぞれ
の局所画像プロセッサ10aと10bの演算出力はOR12に入力
し、OR12の出力より処理結果が得られる。

チップ拡張信号がLOWのときのみメモリセル７に記憶
され、かつ、スタート信号が生じるため、局所画像プロ
セッサ10aは、画像信号のｎ−3,n−1,n＋1,‥‥番目の
ものについて、局所画像プロセッサ10bは、画像信号の
ｎ−2,n,n＋2,‥‥番目のものについての１つおきに処
理を行うこととなる。それぞれのプロセッサ10aと10bは
違う画像信号を処理しており、２つのプロセッサの演算
結果をOR12により合わせることで画像処理結果が得られ
る。

発明が解決しようとする課題 以上の様にして、入力画像の走査により順次取り出さ
れる局所領域データに対して演算ブロック２で順次信号
処理を行う事により全画面の画像処理を行う事ができ
る。また、局所画像プロセッサを複数使うことで、処理
の高速化を図ることができるが、従来の局所画像プロセ
ッサにおいては、内部構成が専用化されたものとなって
いるため汎用性に欠けるとともに、画像処理を局所画像
と限定していたために、画面の位置に依存する処理や複
数の画面にまたがった処理は行えなかった。また、局所
画像と限定することである程度の高速処理が実現できた
が、処理速度においては、決して満足できるものではな
かった。さらに、複数の局所画像プロセッサを１チップ
上に構成する場合、素子数において問題となってくる。

本発明はかかる点に鑑みてなされたもので、高速性、
汎用性があり、且つマルチプロセッサでの並列処理が容
易でLSI化に適したアーキテクチュアを有する画像プロ
セッサを提供する事を目的としている。

課題を解決するための手段 上記問題点を解決するために、本発明は、入力画像デ
ータをｍ行×ｎ列の局所領域に分割し、その局所画像領
域データを取り込む局所画像シフタと、前記局所画像シ
フタの値を入力とする複数の局所画像メモリを一つをそ
れぞれ具備する複数のプロセッサと、前記複数のプロセ
ッサを制御するプロセッサ制御回路とで構成される画像
プロセッサであって、各前記プロセッサは、前記局所画
像メモリと、前記局所画像メモリが画像データを取り込
だ回数を保持するカウンタレジスタと、前記局所画像メ
モリの値と前記カウンタレジスタの値を入力とする演算
器と、前記演算器の処理の途中結果を一方の隣のプロセ
ッサに出力する転送レジスタと、もう一方の隣のプロセ
ッサの前記転送レジスタからのデータを前記演算器に入
力する受信レジスタと、前記局所画像メモリの出力を選
択し、前記演算器の演算を選択するプログラムメモリ
と、前記プログラムメモリを制御し、前記プログラムメ
モリに対し、最初の画素の処理においてはアドレス０か
ら、２画素目以降画素の処理においては任意のスタート
アドレスから開始する機能を有するプログラム制御回路
とを有し、前記プロセッサ制御回路は、前記局所画像メ
モリが保持する画像データを順次プロセッサに割当てて
処理をさせ、または、前記局所画像メモリに保持する画
像データを全てのプロセッサに同じ画像データとして処
理をさせる機能を有したことを特徴とする画像プロセッ
サである。

また本発明は、（１）入力画像位置検知機構として、
入力画像データを局所領域に分割し、その局所画像領域
データに対して処理を行うプロセッサであって、前記局
所画像データを保持する局所画像メモリと、前記局所画
像メモリが画像データを取り込だ回数を保持するカウン
タレジスタと、前記局所画像メモリの値と前記カウンタ
レジスタの値を入力とする演算器と、前記局所画像メモ
リの出力を選択し、前記演算器の演算を選択するプログ
ラムメモリと、前記プログラムメモリを制御するプログ
ラム制御回路とを有することを特徴とする画像プロセッ
サである。

また本発明は、（２）初期設定機構として、入力画像
データを局所領域に分割し、その局所画像領域データに
対して処理を行うプロセッサであって、前記局所画像デ
ータを保持する局所画像メモリと、前記局所画像メモリ
の値を入力とする演算器と、前記局所画像メモリの出力
を選択し、前記演算器の演算を選択するプログラムメモ
リと、前記プログラムメモリを制御するプログラム制御
回路とを有し、前記プログラム制御回路に任意のスター
トアドレスを設定し、前記プログラムメモリに対し最初
の画素の処理においてはアドレス０から、２画素目以降
の処理においては前記スタートアドレスから開始させる
ことを特徴とする画像プロセッサである。

また本発明は、（３）入力画像データ及び実行開始割
当機構として、入力画像データを局所領域に分割し、そ
の局所画像領域データを取り込む局所画像シフタと、前
記局所画像シフタの値を入力とする複数の局所画像メモ
リを一つをそれぞれ具備する複数のプロセッサと、前記
複数のプロセッサをひとつ以上の制御信号により統合的
に制御する一つのプロセッサ制御回路とで構成される画
像プロセッサであって、前記複数プロセッサはそれぞれ
与えられたプログラムにより直接にそれぞれの演算処理
を制御すること、および前記プロセッサ制御回路に入力
される画像処理モード信号により、前記プロセッサ制御
回路は前記局所画像メモリが保持する画像データを順次
異なるプロセッサに前記制御信号により割当てて処理す
る機能と、前記局所画像メモリに保持する画像データを
全てのプロセッサに同じ画像データとして前記制御信号
により割当てて異なる処理をさせる機能を切り替えるこ
とを特徴とする画像プロセッサである。

作用 以上の発明の各構成より得られる各機能に対する作用
は、 （１）入力画像位置検知機構として、入力された画像デ
ータの回数を数えた値を保持するカウンタレジスタとい
う入力画像位置検知機構を有することでカウンタレジス
タの値を参照することにより画面の水平または垂直の位
置、さらには画面のフレーム番号も知ることができ、こ
れにより位置や画面番号に合わせて画像処理の内容を変
えることが可能となる。

（２）初期設定機構として、局所画像処理用のプロセッ
サは、入力される局所画像領域データに対し、毎回プロ
グラムメモリに記憶されている局所画像処理を実行して
いたため、予め、演算器内部レジスタ等の初期設定が不
可能であり汎用性にかけていたが、最初の入力画素に対
するプログラムメモリの読み出し開始アドレスと２画素
目以降のプログラムメモリの読み出し開始アドレスをか
えることで初期設定のあるプログラムを作ることが可能
となった。

（３）入力画像データ及び実行開始割当機構として、画
像処理を複数個の局所画像プロセッサで行っているが、
それらの局所画像メモリが保持する画像データを順次プ
ロセッサに割当てて処理することで局所画像処理が高速
に行えるのに加え、局所画像メモリに保持する画像デー
タを全てのプロセッサに同じ画像データとして、それぞ
れのプロセッサに違った特徴抽出処理行って、１度に複
数の特徴抽出することも、プロセッサ制御回路に入力さ
れる画像処理モード信号により、プロセッサ制御回路が
機能を切り替えることにより可能となった。

さらに、以上の機能を合わせ持った本発明の局所画像
プロセッサは、画面の位置に依存する処理や複数の画面
にまたがった処理や、画面の最初に初期設定を行うこと
や、さらに高速の局所画像処理が行えるのに加え、局所
画像処理ばかりでなく特徴抽出処理も可能となり、高速
性、汎用性があり、且つマルチプロセッサでの並列処理
が容易で素子数低減によって、よりLSI化した適したア
ーキテクチュアを有する画像プロセッサとなる。

実施例 第１図は本発明の局所画像プロセッサの一実施例を示
すブロック図である。ここで、説明のために３×３の局
所画像処理とした場合とする。局所画像プロセッサエレ
メント110は、従来例での局所画像プロセッサ10に相当
するものであり、本発明の局所画像プロセッサ100は、
局所画像プロセッサエレメントを４つで構成した場合の
例であり、この局所画像プロセッサエレメント110が４
つと局所画像シフタ20とプロセッサ制御回路21で構成さ
れている。ここで、この４つの局所画像プロセッサエレ
メントをそれぞれ110A,110B,110C,110Dと番号を付け
る。そして本発明の局所画像プロセッサエレメントを第
２図に示す。

局所画像プロセッサエレメント110は局所画像メモリ1
3とプログラムメモリ14とプログラム制御回路15とクロ
ック制御回路16と転送レジスタ17と受信レジスタ18とカ
ウンタレジスタ19とデータレジスタ30,31,32と選択回路
33,34,35,36と加減算器40と乗算器41、ゲート回路37、
論理和38で構成されている。

局所画像メモリ13は、メモリセル７より構成されてお
り、クロック制御回路16からのメモリライト信号により
駆動され、局所画像シフタ20から画像バスより画像デー
タを受け取りそれを保持する。そして、プログラムメモ
リ14からの信号によって選択されたメモリセル７の画像
データを選択回路33,34,35に出力する。加減算器40は選
択回路34,35によって選択された入力に対して演算を行
う。乗算器41は選択回路36によって選択された入力に対
してプログラムメモリ13から与えられた乗数を乗算す
る。データレジスタ31は加減算器40の演算結果を、デー
タレジスタ32は乗算器41の演算結果をそれぞれ格納す
る。ゲート回路37はクロック制御回路16からのアウトプ
ットイネーブル信号でデータレジスタ31からのデータを
演算出力に出力する。

局所画像処理のプログラムを記憶するプログラムメモ
リ14は、プログラム制御回路15によって動作し、局所画
像メモリ13,データレジスタ30,31,32、選択回路33,34,3
5,36、加減算器40、乗算器41、受信レジスタ18、転送レ
ジスタ17およびプログラム制御回路15を制御する。プロ
グラム制御回路15は、クロック制御回路16のスタート信
号によって始動し、リセット後は０を、以降のスタート
信号によっては再スタートアドレス入力の値を、読み出
しアドレスとしてプログラムメモリ14に送る。クロック
制御回路16は、プロセッサ制御回路21によって制御さ
れ、局所画像メモリ13の画像取り込み、カウンタレジス
タ19の取り込み、論理和38を通してデータレジスタ31の
出力のゲート回路37、およびプログラム制御回路15を制
御する。

本発明のプロセッサ100は、局所画像プロセッサエレ
メントを４つと局所画像シフタ20とプロセッサ制御回路
21で構成されている。受信レジスタ18は一画素前の画像
処理を行う局所画像プロセッサエレメントの転送レジス
タ17の出力に接続されている。同様に、転送レジスタ17
は一画素後の画像処理を行う局所画像プロセッサエレメ
ントの受信レジスタ18の出力に接続されている。局所画
像シフタ20はシフトレジスタ６によって構成されてお
り、プロセッサ制御回路21からのシフト信号により駆動
され、３段のシフトレジスタの入力に与えられた画像信
号を取り込む。局所画像シフタ20は、この３段シフトレ
ジスタを３ライン本からなり、それぞれ、画像信号、1H
遅れの画像信号、2H遅れの画像信号が入力され画像を取
り込み、３×３の局所画像を画像バスに供給している。
それぞれの局所画像プロセッサエレメント110A〜110D
は、プロセッサ制御回路21で制御されており、各々の局
所画像プロセッサエレメント110A〜110Dは、プロセッサ
制御回路21からの内部チップ拡張信号がハイで、かつプ
ログラムスタート信号がハイになった最初のシステムク
ロックの立ち上がりでハイとなり次のシステムクロック
の立ち上がりでローとなるタイミングのスタート信号を
内部クロック制御回路16が発生し、局所画像プロセッサ
エレメント110の実行が開始される。

プロセッサ制御回路21の画像処理モード信号をハイと
した場合、プロセッサ制御回路21はシステムクロック
と、画像信号に同期したプログラムスタート信号によ
り、４つの局所画像プロセッサエレメント110A〜110Dの
クロック制御回路15にそれぞれ内部チップ拡張信号Ａ〜
Ｄを送る。この内部チップ拡張信号Ａ〜Ｄは，プログラ
ムスタート信号の立ち下がりで、まずこの内部チップ拡
張信号Ａがハイとなり、次のプログラムスタート信号の
立ち下がりで、内部チップ拡張信号Ｂがハイとなり、内
部チップ拡張信号Ａがローとなる。以下、プログラムス
タート信号の立ち下がりで、内部チップ拡張信号B,C,D
と変化していく。このことで４つの局所画像プロセッサ
エレメント110A〜110Dは、順次局所画像を取り込み、局
所画像処理の実行を開始していく。プロセッサ制御回路
21はチップ拡張用クロックを出力しており、このチップ
拡張用クロックは、シフト信号の４倍の周期であり、局
所画像プロセッサエレメント110Dのスタート信号の位相
に同期している信号となっている。内部チップ拡張信号
Ａ〜Ｄは、プロセッサ制御信号21に与えられるチップ拡
張信号のハイレベルでマスクされる信号となっており、
チップ拡張用クロックの信号の立ち下がりに同期した信
号をチップ拡張信号に与えることで局所画像プロセッサ
エレメント110Aより110Dまで連続で処理をマスクした
り、しなかったりすることが可能であり、本発明の局所
画像プロセッサ100自体で複数チップの処理が可能とな
る。以上のように、画像処理モード信号をハイとした場
合、内部の４つの局所画像プロセッサエレメント110に
よる局所画像処理のマルチプロセッサによる高速処理
と、局所画像プロセッサの複数プロセッサにより高速処
理が極めて簡単に実現できる。

また画像処理モード信号をローとして場合、プロセッ
サ制御回路21はシステムクロックと、画像信号に同期し
たプログラムスタート信号により、４つの局所画像プロ
セッサエレメント110A〜110Dのクロック制御回路15に内
部チップ拡張信号Ａ〜Ｄを送る。この内部チップ拡張信
号Ａ〜Ｄは、すべてのハイレベルとなる信号を与える。
これにより、局所画像プロセッサエレメント110A〜100D
は同時にスタート信号が発生し、それぞれの局所画像メ
モリ11に同じ局所画像が取り込まれ、それぞれのプログ
ラムメモリ13にロードされている画像処理プログラムが
同時に実行される。この画像処理プログラムそれぞれの
プロセッサで違った特徴抽出としたとき、１画面の処理
を実行した後、プロセッサ制御回路21の出力モード信号
を出力モードとしプロセッサ指定信号によって４つの出
力制御信号の１つを指定して、指定の局所画像プロセッ
サエレメント110に演算結果を演算出力させる。順次、
局所画像プロセッサエレメント110を指定し処理結果を
出力させることで複数の特徴量が１回の画面走査で高速
に得ることができる。以上のように、画像処理モード信
号をローとした場合、内部の４つの局所画像プロセッサ
エレメント110によってマルチプロセッサによる複数の
特徴抽出を高速に処理が極めて簡単に実現できる。

以下に、本発明における各機能に対し、詳しく説明す
る。

（１）画像入力機構 局所画像プロセッサを複数個、１チップ上に構成する
場合において素子数が重要な問題となってくる。ここ
で、従来の局所画像プロセッサの構成で複数個、１チッ
プ上に構築する場合、シフトレジスタ６が１個に対して
メモリセル７も１個となっており、そのままでは素子数
の増加につながる。本発明の局所画像プロセッサ100で
は、局所画像プロセッサ全体で入力画像を１つだけ取り
込むシフタとして局所画像シフタ20を持たせ、局所画像
プロセッサエレメント110に局所画像メモリ13としてメ
モリセル７のみを持たす構成で大幅な素子の削減を可能
としている。ここではシフトレジスタ６の数が４分の１
となる。これは局所画像プロセッサエレメント数が増加
すればするほどシフトレジスタ６素子数の削減が大きく
なる。

第３図に本発明における局所画像シフタ20と４つの局
所画像メモリ13A〜13Dの構成のみを示す。また第４図に
その波形を示す。局所画像シフタ20はプロセッサ制御回
路21からのシフト信号の立ち上がりで画像信号を内部の
シフトレジスタ６に取り込み、画像バスに３×３の局所
画像を供給する。それぞれ、局所画像メモリ13A〜13D
は、各々のクロック制御回路16から供給されるメモリラ
イト信号Ａ〜Ｄの立ち下がりで画像バスより局所画像メ
モリ13A〜13Dの内部のメモリセル７に取り込まれる。そ
れぞれの局所画像メモリ13A〜13Dは、次のメモリライト
信号Ａ〜Ｄの立ち下がりが来るまで画像データを保持し
続けることができる。以上の様に、従来と同じく局所画
像メモリ13A〜13Dのメモリセル７に３×３の局所画像デ
ータを保持し、かつ素子数が従来の構成のものと比べ大
幅に削減されている。

（２）入力画像位置検知機構 従来の局所画像プロセッサは、画像処理を局所画像と
限定していたために、画面の位置に依存する処理や複数
の画面にまたがった処理は行えなかった。本発明の局所
画像プロセッサ100は、その内部に複数個の局所画像プ
ロセッサエレメント110で構成されているが、この局所
画像プロセッサエレメント110の内部にカウンタレジス
タ19を持ち、その値を参照することで現在処理している
画像データが画面のどの位置で、何枚目の画面のものか
を知ることができる。プロセッサ制御回路21は、入力さ
れた画像信号の回数をカウントバスに出力しており、カ
ウントバスをカウンタレジスタ19の入力として、先に示
したメモリライト信号と同様の信号をカウンタレジスタ
書き込み信号として与え、その立ち下がりでカウンタレ
ジスタ19に保持させる。第５図にこれらの波形を示す。
プロセッサ制御回路21に与えられたリセット信号によっ
てプロセッサ制御回路21のカウント出力は最大値にセッ
トされる。その後、画像データが与えられ、画像取り込
みのシフト信号の立ち上がりに同期してカウンタ出力が
カウントアップされる。最初のシフト信号の立ち上がり
でカウンタ出力が０となる。局所画像プロセッサエレメ
ント110Aにおいて、クロック制御回路16が局所画像メモ
リ13に与える画像バスからの取り込み信号であるメモリ
ライト信号と同様の信号がカウントレジスタ19の書き込
み信号として与えられ、カウンタバスの値０をカウント
レジスタ19に取り込む。この値を参照することで現在処
理をしている画像データが０番目のものであることがわ
かる。次に１番目の画像データが与えられ画像取り込み
のシフト信号の立ち上がりに同期してカウンタ出力がカ
ウントアップされ、プロセッサ制御回路21のカウント出
力が１となる。局所画像プロセッサエレメント110Bにお
いて、クロック制御回路16が局所画像メモリ13に与える
画像バスからの取り込み信号であるメモリライト信号と
同様の信号がカウントレジスタ19の書き込み信号として
与えられ、カウンタバスの値１をカウントレジスタ19に
取り込む。この値を参照することで現在処理をしている
画像データが１番目のものであることがわかる。以下、
順次画像データ取り込みのシフト信号が立ち上がる度に
プロセッサ制御回路21のカウンタバスにカウントアップ
された値が出力され、局所画像プロセッサエレメント11
0Cのカウンタレジスタ19、局所画像プロセッサエレメン
ト110Dのカウンタレジスタ19と順次書き込まれていく。
ここで入力される画像信号の画面サイズが256×256画素
であるとすると、カウンタレジスタ19の下位８ビットを
参照することで、現在処理している画像データの画面の
水平方向の位置がわかり、カウンタレジスタ19の下位よ
り９〜16ビットを参照することで、現在処理している画
像データの画面の垂直方向の位置がわかる。さらに、カ
ウンタレジスタ18の17ビットより上位のビットを参照す
ることで、現在処理している画像データの画面が何番目
のものであるかがわかる。これにより、画面の位置や画
面の番号によって画像処理の内容を変えることができ
る。

（３）処理途中結果転送機構 従来の局所画像プロセッサは、画像処理を局所画像と
限定することである程度の高速処理が実現できたが、処
理速度においては、決して満足できものではなかった。
そこで、従来の局所画像プロセッサは、局所画像領域を
複数のプロセッサに順番に割当て処理することで処理速
度を上げることを可能としていた。本発明の局所画像プ
ロセッサ100は、その内部に複数込の局所画像プロセッ
サエレメント110で構成されているが、この局所画像プ
ロセッサエレメント110の内部に受信レジスタ18と転送
レジスタ17を持ち、局所画像プロセッサ100内部の局所
画像プロセッサエレメント110A〜110Dの間で演算の途中
結果を交換することで高速に画像処理を行うことが可能
となっている。局所画像プロセッサエレメント110Aと11
0Bの処理対象となる画像データは、第６図に示すよう
に、必ず、隣あった局所画像領域であり６画素について
は重なり合った局所画像となっている。また、局所画像
プロセッサエレメント110Bと110C、110Cと110D、110Dと
110Aについても同様のことが言える。ここで、水平２画
素、垂直３画素の計６画素（第６図の局所画像メモリ13
のアドレスを示すマスクであるMASK1〜MASK6）の加算を
考えてみると、局所画像プロセッサエレメント110Bにと
っては、隣の局所画像プロセッサエレメント110Aが、重
なっているMASK1〜MASK3の垂直３画素の加算をすでに終
えている。従って、局所画像プロセッサエレメント110B
は、隣の局所画像プロセッサエレメント110Aからその結
果をもらえば処理ステップを減少させることが可能とな
る。第７図にこれらの波形を示す。ここで、４つの局所
画像プロセッサエレメント110A〜110Dに、２×３画素の
加算するプログラムがロードされているとして説明す
る。局所画像プロセッサエレメント110Aにおいて、クロ
ック制御回路16のスタート信号でプログラム制御回路15
が最初のステップのアドレスをプログラムメモリ14に与
える。プログラムメモリ14は、局所画像メモリ13の画像
データを選択する。加減算器40と乗算器41は次のクロッ
クで最初のステップを実行する。３クロック目でMASK1
＋MASK2＋MASK3の演算を実行する。３クロック目の演算
の結果、すなわちMASK1＋MASK2＋MASK3の演算結果を選
択回路36を経て転送レジスタ17に書き込む。局所画像プ
ロセッサエレメント110Bにおいても、全く同様の処理が
行われており、スタート信号により３クロック目でMASK
1＋MASK2＋MASK3の演算結果が得られている。このとき
すでに、局所画像プロセッサエレメント110Aの転送レジ
スタ17には、局所画像プロセッサエレメント110Bに対し
てMASK4＋MASK5＋MASK6の演算結果に相当する結果が保
持されている。そこで、局所画像プロセッサエレメント
110Bの受信レジスタ18に、局所画像プロセッサエレメン
ト110Aの転送レジスタ17の値を取り込んでおき、加減算
器40の４クロック目の演算のときに選択回路34を経て、
すでにMASK1＋MASK2＋MASK3の演算結果を保持している
データレジスタ30と受信レジスタ18の値を加算すること
で２×３画素の加算が短いステップで処理を終了するこ
とが出来る。ここで送信レジスタ17のファーストイン・
ファーストアウトの複数段のレジスタとすることで複数
の途中結果を隣の局所画像プロセッサエレメント110に
渡すことが可能となる。以下、局所画像プロセッサエレ
メント110Bの転送レジスタ17から局所画像プロセッサエ
レメント110Cの受信レジスタ18に、局所画像プロセッサ
エレメント110Cの転送レジスタ17から局所画像プロセッ
サエレメント110Dの受信レジスタ18に、局所画像プロセ
ッサエレメント110Dの転送レジスタ17から局所画像プロ
セッサエレメント110Aの受信レジスタ18に演算の途中結
果を送ることで短いステップ数で処理が終了することが
できる。

（４）初期設定機構 従来の局所画像プロセッサは、入力される局所画像に
対しプログラムメモリ３にロードされている画像処理の
プログラムを０ステップより実行する。この動作を入力
される局所画像をずらしながら行い、入力される局所画
像を全画面走査することで出力画面を得ているわけであ
るが、すべて０ステップより処理が開始されるため、画
面の最初でのデータレジスタ30,31,32の初期設定等が出
来ず汎用性に欠けていた。本発明の局所画像プロセッサ
100は、その内部に複数個の局所画像プロセッサエレメ
ント110で構成されているが、この局所画像プロセッサ
エレメント110の内部のプログラム制御回路15に２回目
の以降の実行の開始アドレスである再スタートアドレス
の入力を持たせ、リセット後の最初の画像処理のみを０
ステップ目より実行し、２回目以降の画像処理を再スタ
ートアドレスの入力の値のアドレスより実行するよう
に、プログラム制御回路15がプログラムメモリ14にアド
レスを与えることで、初期設定を可能とし汎用性を高め
ることができる。第８図はこれらの波形である。ここで
再スタートアドレスを２とする。すなわち、０と１ステ
ップを初期設定のステップとする場合である。そして処
理プログラムのステップを７ステップとして説明する。
まず、リセット信号が与えられ、それによりそれぞれの
局所画像プロセッサエレメント110のプログラム制御回
路15はアドレス０をプログラムメモリ14に与える。最初
の画像信号を取り込むと同時に局所画像プロセッサエレ
メント110Aのクロック制御回路16がプログラム制御回路
15にスタート信号を与える。そして、次のクロックで加
減算器40、乗算器41が０ステップ目の演算を実行する。
それと同時にプログラム制御回路15がプログラムメモリ
14に次のステップであるアドレス１を与える。以降、順
次ステップを実行し６ステップ目で処理が終了となる。
次にクロック制御回路16がプログラム制御回路15にスタ
ート信号を与える。プログラム制御回路15は再スタート
アドレス入力の値２をプログラムメモリ14に出力する。
次のクロックでは加減算器40、乗算器41がステップ２の
演算を実行する。それと同時にプログラム制御回路15が
プログラムメモリ14に次のステップであるアドレス３を
与える。以降、順次ステップを実行し６ステップ目で処
理が終了となる。以降、スタート信号が与えられてもプ
ログラム制御回路15は、再スタートアドレス入力の値２
からプログラムメモリに与える。他の局所画像プロセッ
サエレメント110B〜110Dも同様に最初のスタート信号で
０ステップ目から、次以降のスタート信号で再スタート
アドレス入力値２から、実行されることとなる。以上の
ように、初期設定のステップを設けることが可能となり
汎用性を高めることができる。また再スタートアドレス
入力の値を０とすることで従来の画像プロセッサと同様
に初期設定のステップをなくすることもできる。

（５）入力画像データ及び実行開始割当機構 従来の局所画像プロセッサは、画像処理を局所画像と
限定しプロセッサを構成することで、ある程度の高速処
理が実現できたが、さらに処理の高速化のために複数の
局所画像プロセッサを用いて局所画像処理を高速にでき
るように内部構成を専用化したものとなっていた。従っ
て画像の局所処理においては、複数のプロセッサによっ
て高速処理が可能であるが、特徴量の抽出の処理ができ
なくなってしまっており、汎用性に欠けていた。

本発明の局所画像プロセッサ100は、その内部に複数
個の局所画像プロセッサエレメント110で構成されてい
るが、この局所画像プロセッサエレメント110をプロセ
ッサ制御回路21で制御することで複数のプロセッサによ
る処理での、特徴量の抽出の処理でも高い処理能力を得
ることができる。

画像処理モード信号をハイとして局所画像処理とした
場合の波形図を第９図に示す。局所画像プロセッサエレ
メント110A〜110Dのプログラムメモリ14には同じ局所画
像処理のプログラムがロードされている。プロセッサ制
御回路21はシステムクロックと、画像信号に同期したプ
ログラムスタート信号により、４つの局所画像プロセッ
サエレメント110A〜110Dのクロック制御回路16にそれぞ
れ内部チップ拡張信号Ａ〜Ｄを送る。この内部チップ拡
張信号Ａ〜Ｄは、プログラムスタート信号の立ち下がり
で、まずこの内部チップ拡張信号Ａがハイとなり、次の
プログラムスタート信号の立ち下がりで、内部チップ拡
張信号Ｂがハイとなり、内部チップ拡張信号Ａがローと
なる。以下、プログラムスタート信号の立ち下がりで、
内部チップ拡張信号B,C,Dと変化していく。さらに、内
部チップ拡張信号Ａ〜Ｄは、プロセッサ制御回路21に与
えられるチップ拡張信号のハイレベルでマスクされる信
号となっている。また、プロセッサ制御回路21は、シス
テムクロックとプログラムスタート信号により、局所画
像シフタ20へ画像取り込み用のシフト信号を与え、局所
画像シフタ20は画像信号を取り込む。局所画像プロセッ
サエレメント100Aでは、クロック制御回路16は、内部チ
ップ拡張信号がハイで、かつプログラムスタート信号が
ハイになった最初のシステムクロックの立ち上がりでハ
イとなり次のシステムクロックの立ち上がりでローとな
るスタート信号をプログラム制御回路15に送る。このス
タート信号によりプログラム制御回路15がプログラムメ
モリ14に最初のステップのアドレスを送り、さらに、プ
ログラム制御回路15からのスタート信号と同じタイミン
グの信号のアウトプットイネーブル信号が論理和38を経
てデータレジスタ31に保持されている処理結果が演算出
力に出力される。それと同時にメモリライト信号により
局所画像メモリ13に局所画像シフタ20から画像バスより
画像データが取り込まれる。以降、局所画像メモリ13に
取り込まれた画像データについて、次の画像データが取
り込まれるまでプログラムメモリ14にワードされている
処理をクロックに従って実行する。局所画像プロセッサ
エレメント100Bも同様に、クロック制御回路16は、内部
チップ拡張信号がハイで、かつプログラムスタート信号
がハイになった最初のシステムクロックの立ち上がりで
ハイとなり次のシステムクロックの立ち上がりでローと
なるスタート信号をプログラム制御回路15に送り、この
スタート信号によりプログラム制御回路15がプログラム
メモリ14に最初のステップのアドレスを送る、ここで、
内部チップ拡張信号の位相がずれており局所画像メモリ
13のデータは隣の局所画像が取り込まれ、このデータに
対してプログラムメモリ14にロードされている処理をク
ロックに従って実行していく。以下、局所画像プロセッ
サエレメント100C,110Dも同様に、内部チップ拡張信号
の位相に従って、隣の局所画像が処理されていくことに
なる。プロセッサ制御回路21はチップ拡張用クロックを
出力している。このチップ拡張用クロックは、シフト信
号の４倍の周期であり、局所画像プロセッサエレメント
110Dのスタート信号の位相に同期している信号でこの信
号の立ち下がりに同期してチップ拡張信号を与えること
で局所画像プロセッサエレメント110Aより110Dまで連続
で処理をマスクしたり、しなかったりでき、本発明の局
所画像プロセッサ自体で複数プロセッサの処理が可能と
なる。

画像処理モード信号をローとして特徴抽出とした場合
の波形図を第10図に示す。例えば、入力画像として第11
図のような図形にラベリングされた画像の特徴量として
は面積、境界点の数、重心等があり、特定のラベル番号
の面積、境界点の数、重心を求める場合を考える。局所
画像プロセッサエレメント110A〜110Dのプログラムメモ
リ114にはそれぞれ別々の特徴抽出のプログラムがロー
ドされている。例えば、局所画像プロセッサエレメント
110Aのプログラムメモリ14には面積を求めるプログラム
を、局所画像プロセッサエレメント110Bのプログラムメ
モリ14には境界画素数を求めるプログラムを、局所画像
プロセッサエレメント110Cのプログラムメモリ14には水
平方向の重心を求めるプログラムを、局所画像プロセッ
サエレメント110Dのプログラムメモリ14には垂直方向の
重心を求めるプログラムをロードする。プロセッサ制御
回路21はシステムクロックと、画像信号に同期したプロ
グラムスタート信号により、４つの局所画像プロセッサ
エレメント110A〜110Dのクロック制御回路16に内部チッ
プ拡張信号Ａ〜Ｄを送る。この内部チップ拡張信号Ａ〜
Ｄは、すべてのハイレベルとなる信号を与える。また、
プロセッサ制御回路21は、システムクロックとプログラ
ムスタート信号により、局所画像シフタ20へ画像取り込
み用のシフト信号を与え、局所画像シフタ20は画像信号
を取り込む。局所画像プロセッサエレメント110A〜110D
は同時にスタート信号が発生し、それぞれの局所画像メ
モリ13に同じ局所画像が取り込まれ、それぞれのプログ
ラムメモリ14にロードされている特徴抽出処理が実行さ
れる。１画面の処理を実行した後、プロセッサ制御回路
21の出力モード信号を出力モードとしプロセッサ指定信
号によって４つの出力制御信号の１つを指定して、指定
の局所画像プロセッサエレメント110に演算結果を演算
出力させる。順次、局所画像プロセッサエレメント110
を指定し処理結果を出力させることで複数の特徴量が１
回の画面走査で高速に得ることができる。

ここで、３×３の局所画像処理とした場合について説
明したがこの限りではない。また、本発明の局所画像プ
ロセッサエレメントを４つで構成した場合について説明
したがこれもこの限りではない。

発明の効果 以上、述べてきた機能を含んだ複数の局所画像プロセ
ッサエレメントで構成される本発明の局所画像プロセッ
サは、画面の位置に依存する処理や複数の画面にまたが
った処理や画面の最初に初期設定を行うことや、複数の
局所画像プロセッサエレメントでの局所画面処理ばかり
でなく特徴抽出処理も可能となった。また、１画素前の
画素処理を行っている局所画像プロセッサエレメントか
ら途中結果をもらうことにより高速処理が実現できた。
さらに、画像の取り込みを行う画像シフタを１つとし各
局所画像プロセッサエレメントに局所画像メモリを持つ
ことで素子数の大幅な削減が可能となった。これらよ
り、プログラム制御による汎用性を有した優れた画像プ
ロセッサを実現することができる。

【図面の簡単な説明】 第１図は本発明の実施例における局所画像プロセッサを
示すブロック図、第２図は本発明の実施例における局所
画像プロセッサエレメントを示すブロック図、第３図は
本発明の実施例における局所画像プロセッサの局所画像
シフタと局所画像メモリの構成を示すブロック図、第４
図は第３図における各部の波形図、第５図は局所画像プ
ロセッサエレメントのカウンタレジスタの動作説明にお
ける波形図、第６図は局所画像プロセッサエレメントの
局所画像メモリに保持する画像データの説明図、第７図
は局所画像プロセッサエレメントの転送レジスタ及び受
信レジスタの動作説明における波形図、第８図は局所画
像プロセッサエレメントのプログラム制御回路の動作説
明における波形図、第９図及び第10図は局所画像プロセ
ッサのプロセッサ制御回路の動作説明における波形図、
第11図は局所画像プロセッサのプロセッサ制御回路の動
作説明図、第12図は従来の局所画像プロセッサのブロッ
ク図、第13図は従来の局所画像プロセッサの各部の波形
図、第14図は従来の局所画像プロセッサを２個並列動作
させる接続図、第15図は第14図における各部の波形図で
ある。 ６……シフトレジスタ、７……メモリセル、13……局所
画像メモリ、14……プログラムメモリ、15……プログラ
ム制御回路、16……クロック制御回路、17……転送レジ
スタ、18……受信レジスタ、19……カウントレジスタ、
20……局所画像シフタ、21……プロセッサ制御回路、3
0,31,32……データレジスタ、33,34,35,36……選択回
路、37……ゲート回路、38……論理和、40……加減算
器、41……乗算器。100……局所画像プロセッサ、110…
…局所画像プロセッサエレメント。

フロントページの続き (72)発明者 北尾 嘉貴 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭61−110256（ＪＰ，Ａ) 特開 昭63−98036（ＪＰ，Ａ) 特開 昭63−291178（ＪＰ，Ａ) 特開 平１−320564（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/00 - 1/60 G06F 15/16

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力画像データを局所領域に分割し、その
   局所画像領域データに対して処理を行うプロセッサであ
   って、前記局所画像データを保持する局所画像メモリ
   と、前記局所画像メモリが画像データを取り込んだ回数
   を保持するカウンタレジスタと、前記局所画像メモリの
   値と前記カウンタレジスタの値を入力とする演算器と、
   前記局所画像メモリの出力を選択し、前記演算器の演算
   を選択するプログラムメモリと、前記プログラムメモリ
   を制御するプログラム制御回路とを有することを特徴と
   する画像プロセッサ。
2. 【請求項２】入力画像データを局所領域の分割し、その
   局所画像領域データに対して処理を行うプロセッサであ
   って、前記局所画像データを保持する局所画像メモリ
   と、前記局所画像メモリの値を入力とする演算器と、前
   記局所画像メモリの出力を選択し、前記演算器の演算を
   選択するプログラムメモリと、前記プログラムメモリを
   制御するプログラム制御回路とを有し、前記プログラム
   制御回路に任意のスタートアドレスを設定し、前記プロ
   グラムメモリに対し最初の画素の処理においてはアドレ
   ス０から、２画素目以降の処理においては前記スタート
   アドレスから開始させることを特徴とする画像プロセッ
   サ。
3. 【請求項３】入力画像データを局所領域に分割し、その
   局所画像領域データを取り込む局所画像シフタと、前記
   局所画像シフタの値を入力とする複数の局所画像メモリ
   の一つをそれぞれ具備する複数のプロセッサと、前記複
   数プロセッサをひとつ以上の制御信号により統合的に制
   御する一つのプロセッサ制御回路とで構成される画像プ
   ロセッサであって、前記複数プロセッサはそれぞれ与え
   られたプログラムにより直接にそれぞれの演算処理を制
   御すること、および前記プロセッサ制御回路に入力され
   る画像処理モード信号により、前記プロセッサ制御回路
   は前記局所画像メモリが保持する画像データを順次異な
   るプロセッサに前記制御信号により割当てて処理する機
   能と、前記局所画像メモリに保持する画像データを全て
   のプロセッサに同じ画像データとして前記制御信号によ
   り割当てて異なる処理をさせる機能を切り替えることを
   特徴とする画像プロセッサ。
4. 【請求項４】入力画像データをｍ行×ｎ列の局所領域に
   分割し、その局所画像領域データを取り込む局所画像シ
   フタと、前記局所画像シフタの値を入力とする複数の局
   所画像メモリの一つをそれぞれ具備する複数のプロセッ
   サと、前記複数のプロセッサを制御するプロセッサ制御
   回路とで構成される画像プロセッサであって、各前記プ
   ロセッサは、前記局所画像メモリと、前記局所画像メモ
   リが画像データを取り込だ回数を保持するカウンタレジ
   スタと、前記局所画像メモリの値と前記カウンタレジス
   タの値を入力とする演算器と、前記演算器の処理の途中
   結果を一方の隣のプロセッサに出力する転送レジスタ
   と、もう一方の隣のプロセッサの前記転送レジスタから
   のデータを前記演算器に入力する受信レジスタと、前記
   局所画像メモリの出力を選択し、前記演算器の演算を選
   択するプログラムメモリと、前記プログラムメモリを制
   御し、前記プログラムメモリに対し、最初の画素の処理
   においてはアドレス０から、２画素目以降画素の処理に
   おいては任意のスタートアドレスから開始する機能を有
   するプログラム制御回路とを有し、前記プロセッサ制御
   回路は、前記局所画像メモリが保持する画像データを順
   次プロセッサに割当てて処理をさせ、または、前記局所
   画像メモリに保持する画像データを全てのプロセッサに
   同じ画像データとして処理をさせる機能を有したことを
   特徴とする画像プロセッサ。