JPH0535859A - 画像処理プロセツサ - Google Patents

Abstract

(57)【要約】 【目的】画像信号の取り込みを２値画像にも対応するこ
とより高速処理を可能にする。 【構成】入力画像データを入力とするｎ段のシフトレジ
スタ６と、ｎ段のシフトレジスタ６の値をそれぞれ入力
とするｎ個のラッチ７と、ｎ個のラッチ７の値とｎ個の
ラッチ７の全てのＭＳＢをあわせた信号とを入力とし、
ｎ個のラッチ７の値とｎ個のラッチ７の全てのＭＳＢを
あわせた信号とを選択して出力するマルチプレクサ１１
とで構成される局所画像レジスタ１２を設ける。局所画
像レジスタ１２の値を入力とする演算ブロック２と、局
所画像レジスタ１２の出力を選択し、かつ、演算ブロッ
ク２の演算を選択するプログラムメモリ３と、プログラ
ムメモリ３を制御するプログラム制御回路４とを設け
る。そして、入力局所画像領域データを２値画像したと
きにマルチプレクサ１１でｎ個のラッチ７の全てのＭＳ
Ｂをあわせた信号の入力を選択することで局所画像領域
データを１度で読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理プロセッサに
係り、特に、画像処理における局所画像処理を高速に行
う画像処理プロセッサのアーキテクチャに関する。

【０００２】

【従来の技術】デジタル画像処理は、２次元配列された
画像データを対象としており、多量の画像データに対し
て、多くの演算時間が必要とされる。そこで、ｍ行×ｎ
列の局所画像領域データに対して演算を行う局所画像処
理に限定することにより、比較的高速に演算が可能とな
り、局所画像処理専用プロセッサが提案されている。

【０００３】図３は、３×３画素の局所画像処理を行う
従来の画像処理プロセッサ１０の１例を示している。

【０００４】この図３において、局所画像を記憶する局
所画像レジスタ１に多値画像信号と１水平線遅れおよび
２水平線遅れの多値画像信号が入力されている。局所画
像処理のプログラムを記憶するプログラムメモリ３は、
プログラム制御回路４によって動作し、局所画像レジス
タ１、演算ブロック２およびプログラム制御回路４を制
御している。クロック制御回路５は，システムクロック
信号およびプログラムスタート信号によって動作し、局
所画像レジスタ１の画像取り込み、出力レジスタ９の出
力およびプログラム制御回路４を制御している。

【０００５】局所画像レジスタ１は、マルチプレクサ８
を備えると共に、３段のシフトレジスタ６と３個のラッ
チ７とで３ラインが構成されており、ラッチ７の出力
は、マルチプレクサ８に入力され、プログラムメモリ３
から与えられる信号により選択されたデータを出力す
る。

【０００６】次に、図４は各部の波形を示している。

【０００７】先ず、シフトレジスタ６には、多値画像信
号、１水平線遅れの多値画像信号および２水平線遅れの
多値画像信号が供給されている。これらのシフトレジス
タ６は、クロック制御回路５からのシステムクロック信
号の立ち上がりに同期したシフト信号により、外部から
の画像入力または前段のシフトレジスタ６の出力をそれ
ぞれシフトレジスタ６内に取り込む。また、クロック制
御回路５からのシステムクロック信号に同期したラッチ
信号の立ち下がりで、シフトレジスタ６からの出力をそ
れぞれラッチ７に取り込む。

【０００８】システムクロック信号は、画像処理プロセ
ッサ１０を動作させる信号であり、プログラムスタート
信号は、局所画像領域データと同期した信号で画像処理
プロセッサ１０の処理をスタートさせる信号である。出
力信号は、画像処理プロセッサ１０の外部に出力させる
信号であって、この出力信号の立ち下がりで、演算ブロ
ック２の出力を出力レジスタ９に取り込む。

【０００９】クロック制御回路５から出力されるシフト
信号は、プログラムスタート信号とシステムクロック信
号より作られ、プログラムスタート信号がＨＩＧＨにな
った最初のシステムクロック信号の立ち上がりでＨＩＧ
Ｈになり、次のシステムクロック信号の立ち上がりでＬ
ＯＷとなる。また、ラッチ信号とスタート信号と出力信
号は、シフト信号と同様の信号になっている。

【００１０】クロック制御回路５からのシフト信号によ
り、局所画像レジスタ１内のシフトレジスタ６は画像信
号の取り込みと同期してシフトされ、ラッチ信号により
局所画像領域データがラッチ７に取り込まれ、クロック
制御回路５からプログラム制御回路４にスタート信号が
送られる。

【００１１】クロック制御回路５は、プログラムスター
ト信号がＨＩＧＨになった次のシステムクロック信号の
立ち上がりに、プログラム制御回路４の出力を０にリセ
ットするようにスタート信号を送る。以降、プログラム
制御回路４は、システムクロック信号により該システム
クロック信号に同期して、出力に１を加算した信号を出
力する。

【００１２】プログラムメモリ３は、プログラム制御回
路４からの信号に対応したアドレスのメモリの値を出力
する。すなわち、プログラムメモリ３は、スタート信号
がＨＩＧＨになったときにアドレス０のデータを出力
し、システムクロック信号により、順次１，２……のア
ドレスのデータを出力する。局所画像レジスタ１は、プ
ログラムメモリ３からの信号により９つのラッチ７の出
力をマルチプレクサ８で選択し、１つの多値画像信号を
演算ブロック２に出力する。

【００１３】演算ブロック２は、プログラムメモリ３の
信号により選択された演算を行い、結果を出力する。出
力レジスタ９は、クロック制御回路５からの出力信号に
より、この出力信号の立ち下がりで、演算ブロック２の
結果を取り込み、演算結果として画像処理プロセッサ１
０の外部に出力する。

【００１４】従って、この画像処理プロセッサ１０で
は、ｎ番目の多値画像信号を取り込んで処理を開始し、
次のｎ＋１番目の多値画像信号を取り込むまでに、ｎ番
目の多値画像信号の処理を行い、ｎ＋１番目の多値画像
信号の局所画像レジスタ１のラッチ７に取り込むと同時
に、ｎ番目の多値画像信号の処理結果を出力することに
なる。図４に示した各部の波形では、多値画像信号の入
力のレートをシステムクロック信号の１／５としてお
り、演算ブロック２で５ステップの演算が可能である。

【００１５】例えば、エッジ検出の１種であるラプラシ
アン処理の局所画像処理は、次の様に５ステップの処理
が可能である。

【００１６】 １ステップ： 演算結果＝４＊ＭＡＳＫ５ ２ステップ： 演算結果＝演算結果−ＭＡＳＫ２ ３ステップ： 演算結果＝演算結果−ＭＡＳＫ４ ４ステップ： 演算結果＝演算結果−ＭＡＳＫ６ ５ステップ： 演算結果＝演算結果−ＭＡＳＫ８ この５ステップ終了後の演算ブロック２の演算結果にラ
プラシアン処理結果が得られ、これが出力レジスタ９に
取り込まれて出力される。ここで、より長いステップ数
を必要とする局所画像処理においては、入力される多値
画像信号のレートを遅くすることで、局所画像プロセッ
サ１０の実行できるステップ数を増加させる。

【００１７】この局所画像処理プロセッサ１０は、この
他、画像のスムージング、微分操作、データ変換、２値
化処理およびノイズ除去などの各種の処理を実行するこ
とができる。

【００１８】

【発明が解決しようとする課題】上述した画像処理プロ
セッサは、画像処理を局所画像に限定することで、多値
画像信号において、ある程度の高速な処理が実現でき
た。しかしながら、２値化した後の２値画像処理の処理
速度においては、決して満足できるものではないという
問題があり、２値画像処理においても高速に処理可能な
新たな画像処理プロセッサが必要である。

【００１９】本発明は、斯かる点に鑑みてなされたもの
で、画像信号の取り込みを２値画像にも対応することよ
り高速なアーキテクチャを有する画像処理プロセッサを
提供することを目的とする。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、先ず、入力画像データを
局所領域に分割し、局所画像領域データに対して処理を
行なう画像処理プロセッサを対象としている。

【００２１】さらに、前記入力画像データを入力とする
ｎ段のシフトレジスタと、該ｎ段のシフトレジスタの値
をそれぞれ入力とするｎ個のラッチと、該ｎ個のラッチ
の値とｎ個のラッチの共通ビット位置の１ビットの信号
を合わせた信号を入力とし、前記ｎ個のラッチの値とｎ
個のラッチの共通ビット位置の１ビットの信号を合わせ
た信号とを選択して出力するマルチプレクサとを具備す
る局所画像レジスタが設けられている。加えて、該局所
画像レジスタの値を入力する演算ブロックと、前記局所
画像レジスタの出力を選択し、かつ、前記演算ブロック
の演算を選択するプログラムメモリと、該プログラムメ
モリを制御するプログラム制御回路とが設けられてい
る。そして、前記入力画像データを２値画像としたとき
に前記マルチプレクサで前記ｎ個のラッチの共通ビット
位置の１ビットの信号を合わせた信号の入力を選択する
ことにより前記局所画像領域データを１度で読み出す構
成としている。

【００２２】

【作用】上記の構成により、本発明では、局所画像レジ
スタ内の各々のラッチの共通ビット位置の１ビット、例
えば、ＭＳＢ（最上位ビット）を合わせた信号がマルチ
プレクサの入力となっている。そして、入力される２値
画像信号のＭＳＢが、画像の値を示していると、局所画
像レジスタからの１回の読み出しで、全ての局所画像領
域データを１度に演算ブロックに与えることになり、２
値画像処理においてより高速な処理が行われる。

【００２３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】図１は、本発明の画像処理プロセッサ１１
０の１実施例を示すブロック図である。この図１の画像
処理プロセッサ１１０において、局所画像を記憶する局
所画像レジスタ１２には、画像信号と１水平線遅れの画
像信号と２水平線遅れの画像信号との画像データが入力
されている。局所画像処理のプログラムを記憶するプロ
グラムメモリ３は、プログラム制御回路４によって動作
し、局所画像レジスタ１２、演算ブロック２およびプロ
グラム制御回路４を制御している。クロック制御回路５
は、システムクロック信号およびプログラムスタート信
号によって動作し、局所画像レジスタ１２の画像取り込
みと出力レジスタ９の出力とプログラム制御回路４とを
制御している。

【００２５】局所画像レジスタ１２は、マルチプレクサ
１１を備えると共に、３段のシフトレジスタ６と、該３
段のシフトレジスタ６に対応した３個のラッチ７とで３
ラインが構成されている。マルチプレクサ８には、それ
ぞれのラッチ７の値と、それぞれのラッチ７の共通ビッ
ト位置の１ビットの信号、例えば、ＭＳＢ（第上位ビッ
ト）を合わせた信号とが入力として与えられ、プログラ
ムメモリ３から与えられる信号により入力を選択したデ
ータを出力する。

【００２６】一方、各部の波形は、従来の画像処理プロ
セッサ１０（図３参照）と同様であり、図４に示してい
る。

【００２７】すなわち、シフトレジスタ６の入力には、
多値画像信号、１水平線遅れの多値画像信号および２水
平線遅れの多値画像信号が供給されている。これらのシ
フトレジスタ６は、クロック制御回路５からのシステム
クロック信号の立ち上がりに同期したシフト信号によ
り、外部からの画像入力または前段のシフトレジスタ６
の出力をそれぞれシフトレジスタ６内に取り込む。ま
た、クロック制御回路５からのシステムクロック信号に
同期したラッチ信号により立ち下がりで、シフトレジス
タ６からの出力を、それぞれのラッチ７に取り込む。

【００２８】システムクロック信号は、画像処理プロセ
ッサ１１０を動作させる信号であり、プログラムスター
ト信号は、局所画像領域データと同期した信号で、画像
処理プロセッサ１１０の処理をスタートさせる信号であ
る。出力信号は、画像処理プロセッサ１１０の外部に出
力させる信号であって、この出力信号の立ち下がりで、
演算ブロック２の出力を出力レジスタ９に取り込む。

【００２９】クロック制御回路５から出力されるシフト
信号は、プログラムスタート信号とシステムクロック信
号とより作られ、プログラムスタート信号がＨＩＧＨに
なった最初のシステムクロック信号の立ち上がりでＨＩ
ＧＨになり、次のシステムクロック信号の立ち上がりで
ＬＯＷとなる。また、ラッチ信号とスタート信号と出力
信号は、シフト信号と同様の信号になっている。

【００３０】クロック制御回路５からのシフト信号によ
り、局所画像レジスタ１２内のシフトレジスタ６は画像
信号の取り込みと同期してシフトされ、ラッチ信号によ
り局所画像領域データがラッチ７に取り込まれ、クロッ
ク制御回路５からプログラム制御回路４にスタート信号
が送られる。

【００３１】クロック制御回路５は、プログラムスター
ト信号がＨＩＧＨになった次のシステムクロック信号の
立ち上がりに、プログラム制御回路４の出力を０にリセ
ットするようにスタート信号を送る。以降、プログラム
制御回路４は、システムクロック信号により該システム
クロック信号に同期して、出力に１を加算した信号を出
力する。

【００３２】プログラムメモリ３は、プログラム制御回
路４からの信号に対応したアドレスのメモリの値を出力
する。すなわち、プログラムメモリ３は、スタート信号
がＨＩＧＨになったときアドレス０のデータを出力し、
システムクロック信号により、順次１，２……のアドレ
スのデータを出力する。局所画像レジスタ１２は、プロ
グラムメモリ３からの信号により９つのラッチ７の出力
をマルチプレクサ１１で選択し、１つの多値画像信号ま
たは多値画像信号の３×３の９つＭＳＢの値を演算ブロ
ック２に出力する。

【００３３】演算ブロック２は、プログラムメモリ３の
信号により与えられた演算を行い、結果を出力する。出
力レジスタ９は、クロック制御回路５からの出力信号に
より、この出力信号の立ち下がりで、演算ブロック２の
結果を取り込み、演算結果として画像処理プロセッサ１
１０の外部に出力する。

【００３４】本発明の画像処理プロッセサ１１０は、多
値画像信号の処理においては、従来の画像処理プロセッ
サ１０と同様であり、図４に示すように、入力のｎ番目
の多値画像信号を取り込んで処理を開始し、次のｎ＋１
番目の多値画像信号を取り込むまでに、ｎ番目の多値画
像信号の処理を行い、ｎ＋１番目の多値画像信号の局所
画像レジスタ１２のラッチ７に取り込むと同時に、ｎ番
目の多値画像信号の処理結果を出力することになる。

【００３５】通常の画像処理では、１回の画像処理のみ
で終了することはまれで、いくつかの画像処理を実行す
る。例えば、画像のノイズ除去を行い、次に、エッジ検
出を行い、その後、２値化を行い、さらに、膨脹・収縮
処理を行う。従って、画像処理プロセッサ１１０は、図
２のように構成して使用される。

【００３６】以下、このシステムの構成並びに動作につ
いて説明する。

【００３７】先ず、初めの処理においては、画像処理プ
ロセッサ１１０のプログラムメモリ３に初めの画像処理
プログラムをロードしておき、画像のソースとしてフレ
ームメモリＡ２１に記憶されている画像が順次に読み出
され、マルチプレクサ２３を経て、１水平線遅延回路２
４により画像処理プロセッサ１１０に与えられる。画像
処理プロセッサ１１０からの演算出力は、フレームメモ
リＢ２２に記憶されている。

【００３８】次の処理においては、プログラムメモリ３
に次の画像処理プログラムをロードし、画像のソースと
してフレームメモリＢ２２に記憶されている画像になる
ようにマルチプレクサ２３を切り替え、フレームメモリ
Ｂ２２を順次に読み出し、初めの処理と同様に１水平線
遅延回路２４により画像処理プロセッサ１１０に与え、
画像処理プロセッサ１１０からの演算出力を、フレーム
メモリＡ２１に記憶する。さらに、次の画像処理では、
初めに行った場合と同じように、画像のソースとしてフ
レームメモリＡ２１に記憶されている画像が順次に読み
出され、マルチプレクサ２３を経て、１水平線遅延回路
２４により画像処理プロセッサ１１０に与えられる。画
像処理プロセッサ１１０からの演算出力は、フレームメ
モリＢ２２に記憶する。これを繰り返し行って画像処理
を進めていく。

【００３９】このように、画像処理プロセッサ１１０の
プログラムメモリ３に繰り返し違った画像処理プログラ
ムをロードして画像処理を実行する。その際、最初の画
像信号は多値の信号であるが、次々と画像処理を実行し
ていく中で、２値化の処理が必ず行われる。このように
画像信号を２値化することで処理に必要なデータのみを
残すことになる。その後、画像処理プロセッサ１１０の
入力画像信号は２値データとなっていく。

【００４０】本発明の画像処理プロセッサ１１０では、
局所画像レジスタ１２内の各々のラッチ７のＭＳＢを合
わせた信号が、マルチプレクサ１１の入力となってい
る。そこで、もし、入力される２値画像信号のＭＳＢ
が、画像の値を示していると、局所画像レジスタ１２か
らの１回の読み出しで、３×３の２値の局所画像領域デ
ータを得ることが可能となる。

【００４１】従って、演算ブロック２において、論理
和、論理積および排他的論理和等のビット演算によっ
て、一度に３×３の画像に対する演算が実行できる。こ
の結果、例えば、３×３の局所画像の場合、１画素ごと
に読み出す場合に比べ、読み出す回数は、９分の１にな
る。これにより、３×３の２値の局所画像領域データを
処理するテンプレートマッチング処理および連結数算出
や膨脹・抽出処理等が高速に実行できることになる。

【００４２】尚、本実施例においては、３×３の局所画
像について説明したが、より大きな局所画像の場合でも
よい。

【００４３】また、局所画像レジスタ１２の各々のラッ
チ７のＭＳＢを合わせた信号をマルチプレクサ１１の入
力としていたが、ＭＳＢに代えてＬＳＢ（最下位ビッ
ト）でもよく、要するに、各々のラッチ７の同じビット
位置の１ビットの信号であればよい。

【００４４】

【発明の効果】以上のように、本発明によれば、局所画
像処理を使用した場合に、局所画像レジスタ内の各々の
ラッチの共通ビット位置の１ビットの信号を合わせた信
号がマルチプレクサの入力となっているので、入力され
る局所画像領域データが２値画像の場合、局所画像レジ
スタからの１回の読み出しで、２値の局所画像領域デー
タを得ることが可能となる。この結果、演算ブロックに
おいて、一度に全ての画像に対する演算が実行でき、１
画素ごとに読み出す場合に比べ、読み出す回数が減少す
ることになり、２値の局所画像領域データに対するより
高速な処理を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例における画像処理プロセッサを
示すブロック図である。

【図２】本発明の画像処理プロセッサを用いたシステム
構成図である。

【図３】従来の画像処理プロセッサを示すブロック図で
ある。

【図４】従来の画像処理プロセッサ及び本発明の画像処
理プロセッサの各部の波形図である。

【符号の説明】

２ 演算ブロック ３ プログラムメモリ ４ プログラム制御回路 ５ クロック制御回路 ６ シフトレジスタ ７ ラッチ 11 マルチプレクサ 12 局所画像レジスタ 110 画像処理プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中平 博幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力画像データを局所領域に分割し、局
   所画像領域データに対して処理を行なう画像処理プロセ
   ッサであって、 前記入力画像データを入力とするｎ段のシフトレジスタ
   と、該ｎ段のシフトレジスタの値をそれぞれ入力とする
   ｎ個のラッチと、該ｎ個のラッチの値とｎ個のラッチの
   共通ビット位置の１ビットの信号を合わせた信号を入力
   とし、前記ｎ個のラッチの値とｎ個のラッチの共通ビッ
   ト位置の１ビットの信号を合わせた信号とを選択して出
   力するマルチプレクサとを具備する局所画像レジスタ
   と、 該局所画像レジスタの値を入力する演算ブロックと、 前記局所画像レジスタの出力を選択し、かつ、前記演算
   ブロックの演算を選択するプログラムメモリと、 該プログラムメモリを制御するプログラム制御回路とを
   備え、 前記入力画像データを２値画像としたときに前記マルチ
   プレクサで前記ｎ個のラッチの共通ビット位置の１ビッ
   トの信号を合わせた信号の入力を選択することにより前
   記局所画像領域データを１度で読み出すことを特徴とす
   る画像処理プロセッサ。