JPS6373380A - 画像プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、空間積和演算、非線形近傍演算等の局所並列
画像処理を高速に実行し且つ、局所画像領域の拡張およ
びマルチプロセッサによる並列処理が容易な画像プロセ
ッサのアーキテクチュアに関する。

従来の技術 ディジタル画像処理は、２次元配列された画像データを
対象としておシ、多大の記憶容量と演算時間を必要とし
、現在の逐次型コンピュータの不得意とする演算処理で
ある。そこで画像データを並列処理して高速化を図ろう
とする試みがなされているが、全ての画像データを並列
処理することは極めて困難である。画像のｍ行×ｎ列の
局所画像領域データに対して並列処理を行う局所並列画
像処理と呼ばれる方式は平均化、微分操作、データ変換
などの広範囲な処理に対応でき、回路規模３７、− も比較的小さなことから特定用途向けには一部ノ・−ド
ウェア化も進んでいる。

発明が解決しようとする問題点 この様なハードウェア化された局所並列型画像プロセッ
サは高速性が要求されるため、各画像処理機能に対して
専用のハードウェアとなり、汎用性や拡張性が犠牲とな
る場合が多かった。

本発明はかかる点に鑑みてなされたもので、高速性、汎
用性があり、且つ局所画像領域の拡張やマルチプロセッ
サでの並列処理が容易でり、ＳＩ化に適したアーキテク
チュアを有する画像プロセッサを提供する事を目的とし
ている。

問題点を解決するための手段 本発明は上記問題点を解決するため、ｍ行×ｎ列の局所
画像領域データを取り込む局所画像レジスタと、この局
所画像レジスタへの画像データ取り込み用クロックを制
御する並列制御信号入力端子と、局所画像レジスタの出
力に接続されるｍ行×１列の拡張用画像レジスタと、こ
の拡張用画像レジスタの動作を制御する拡張制御信号入
力端子と、演算回路と、この演算回路の演算結果を格納
するデータレジスタと、演算回路の入力を選択する選択
回路と、演算出力信号の外部への出力を特定期間以外は
禁止する出力制御回路と、この出力制御回路の出力を外
部レジスタへ取り込むための出力クロック出力端子と、
プログラムを格納するプログラムメモリと、プログラム
の読み出しを制御するプログラム制御回路とを備え、プ
ログラムメモリに格納されたプログラムにより加減算器
の演算内容、加減算器と乗算器の入力信号選択回路およ
び演算結果の書き込みレジスタを制御すると共に、並列
制御信号、格張制御信号および出力制御回路によりマル
チプロセッサでの並列処理および局所画像領域の拡張処
理を制御するものである。

作用 本発明は前記した構成により、ｍ行×ｎ列の局所画像領
域データに対してプログラム制御による任意の演算を高
速に行う事が可能となり、高速性且つ汎用性を持つと同
時に、ＬＳＩ化した場合にマルチプロセッサによる並列
処理および局所画像５ヶ−１ 領域の拡張処理が容易な画像プロセッサを実現すること
ができる。

実施例 第１図は本発明の画像プロセッサの一実施例を示すブロ
ック図である。第１図において、２は局所画像レジスタ
であり、画像データ入力端子２１よ′りｍ行の画像デー
タが並列に入力され、ｍ行×ｎ列の局所画像領域データ
を取り込む。３はｍ行×１列の拡張用画像レジスタでア
シ、局所画像レジスタ２と共にクロック制御回路１から
の画像取り込み用クロックにより駆動され、順次画像デ
ータをシフトする。拡張用画像レジスタ３のシフト動作
は拡張制御信号入力端子１７からの信号によ多制御され
、局所画像領域の拡張処理をパイプライン的に行う場合
にはシフト動作を行うシフトモードに設定され、他の場
合には通過モードとなシシフト動作は行わないスルーモ
ードに設定される。

画像データ出力端子２５には拡張用画像レジスタ３の出
力信号が出力される。４は加減算器、５は乗算器であり
、選択回路１１〜１３によって選択された入力信号に対
してそれぞれの演算を行う。

６〜８はそれぞれデータレジスタであり、６，８は加減
算器の演算結果を、７はデータ入力端子２２からの入力
データを、９は出力データを、１０は乗算器５の演算結
果を格納する。１４は出力制御回路であり、クロック制
御回路１からの信号によシデータ出力端子２６へのデー
タ信号出力を特定期間以外は禁止する。２３はデータ出
力端子のデータ信号出力を外部レジスタへ取り込むため
の出力クロック出力端子である。１５はプログラムメモ
リであり、画像処理プログラムが格納され、画像処理実
行時にはプログラム制御回路１６によシ内容を順次読み
出し、読み出されたプログラムによシ各ブロックが制御
される。各ブロックはクロック制御回路１からのクロッ
クにより動作しておυ、このクロック制御回路１はシス
テムクロック１８．プログラムスター・ト信号１９．並
列制御信号２ｏが入力され前述の出力クロックや各ブロ
ックの制御クロックを発生する。

プログラムメモリ１６には、ｍ行×ｎ列の局所７へ−７ 画像領域データを取り込んだ局所画像レジスタ２内の任
意の１画素のデータを取り出すアドレス信号、加減算器
４の演算制御信号９選択回路１１〜１３の制御信号、レ
ジスタ６〜９の書き込み制御信号、乗算器５の乗数等が
書き込み可能であり、これらを組み合わせて画像処理プ
ログラムを作成することにより、局所画像レジスタ２に
取り込まれた局所画像領域データに対して任意の演算を
高速に実行することができる。

以上の様にして１組の局所画像領域データに対して、プ
ログラムメモリ１５に書き込まれた画像処理プログラム
の実行が終了すると、レジスタ８に格納された演算結果
を出力用レジスタ９に転送し、出力制御回路１４を介し
てデータ出力端子２６よ多出力する。そして、局所画像
レジスタ２に新しい局所画像領域データを取り込み、画
像処理プログラムを再度実行する。この様な動作を順次
繰シ返すことにより、全画像に対する局所並列画像処理
を実行する。

第１図に示すブロック図をＬＳＩ化した場合には、集積
度の点で局所画像レジスタ２の大きさにはおのずと限界
が生じ、３Ｘ３〜５×５画素程度となってしまう。一方
、画像の局所並列処理においては、局所画像領域は一般
に３Ｘ３〜１６Ｘ１６画素程度のものが用いられておシ
、例えば３Ｘ３画素の局所画像レジスタを持つ画像プロ
セッサを１２Ｘ１２画素の局所画像領域を扱う局所並列
処理に適用する場合には、１６個の画像プロセッサ以外
に複雑な外部回路を必要とするが、本発明の画像プロセ
ッサはこの様な処理にも外部回路を必要とせずに適用で
きる構成となっている。

本発明の画像プロセッサの内蔵する局所画像レジスタが
３Ｘ３画素とした場合、この画像プロセッサを９個用い
て９Ｘ９画素の局所並列処理に適用する場合の例を第２
図に示す。

第２図において、３９は画像データ入力端子、２７〜３
４は１Ｈデイレイラインであり、画像プロセッサ３７−
１　、３７−４　、３７−７の画像入力端子に９ライン
分の画像データを同時に入力できる。３５．３６は時間
補正用シフトレジスタで９゜ あり、この場合３段のシフトレジスタとなる。

３７−１〜３７−９は本発明の画像プロセッサであり、
枠内に示された番号は第１図に示すブロック図の番号と
対応している。つまり、画像プロセッサ３７の画像デー
タ出力端子２５は水平方向に配置された次段の画像プロ
セッサの画像データ入力端子に接続される。又、データ
出力端子２６は画像の走査方向に従って次段に配置され
た画像プロセッサのデータ入力端子に接続される。４０
は拡張制御信号入力端子であり、各画像プロセッサ３７
の拡張制御信号入力端子に接続され、この端子に印加さ
れる信号により第１図に示す拡張用画像レジスタ３をシ
フトモードに設定することにより、各画像プロセッサ３
７での画像データの水平方向シフト段数は４段となる。

任意の時点での各画像プロセッサ３７−１〜３７−９に
取り込まれる局所画像領域データを第３図に示す。第３
図において（Ａ）は処理すべき入力画像の９Ｘ９画素の
局所画像領域データであり、４１−１〜４２−９はそれ
ぞれ第２図に示した添数が対応する番号の画像プロセッ
サ３７−１〜３７−９で処理すべき３Ｘ３画素の局所画
像領域データである。任意の時点での各画像プロセッサ
３７−１〜３７−９に取り込まれる局所画像領域データ
は、拡張用画像レジスタ３および時間補正用レジスタ３
５．３６の動作により（Ｂ）に示す様になる。４２−１
〜４２−９は第２図に示す添数が対応した画像プロセッ
サ３７−１〜３７−９に取り込まれる局所画像領域デー
タである。ここで各画像プロセッサ３７−１〜３７−９
で演算処理されたデータ出力は次段のプロセッサのデー
タ入力となっているので、画像プロセッサ３７−１〜３
７−９はデータの流れに従ってパイプライン処理される
事になる。したがって最終の画像プロセッサ３７−９の
データ出力３８には任意の９Ｘ９画素の局所画像領域デ
ータを演算処理した結果が得られる事になる。この様に
拡張用画像レジスタを設ける事によシ複数個の画像プロ
セッサを用いて拡張された局所画像領域データの処理を
行う場合、処理速度をそこなうこと無しに、又外部回路
を必要とせずに実行することができる。パイプライン処
理が適用できない局所並列処理においては、拡張用画像
レジスタ３をスルーモードに設定すると共に、時間補正
用レジスタ３５．３６のシフト段数をゼロにする事によ
り、各画像プロセッサ３７−１〜３７−９は任意の時点
において第３図人に示す９×９画素の局所領域画像デー
タを取り込むことができるので複雑な処理にも対応でき
る様になる。

以上、局所画像領域の拡張処理について述べてきたが、
本発明の画像プロセッサは、マルチプロセッサでの並列
処理についても実現が容易な構成となっている。

局所並列処理を定められた時間内に実行する場合、処理
速度が画像プロセッサの性能を越えている時には複数個
のプロセッサを用いて並列処理しなければならない。・
この場合、一般には外部に複雑な制御回路を必要とする
が、本発明の画像プロセッサにおいては、この並列処理
が外部回路を用いずに実現可能な構成となっている。

本発明の画像プロセッサを２個用いて並列処理する場合
の例を第４図に示す。第４図において、４３は画像デー
タ入力端子、４４はプログラムスタート信号入力端子、
４５．４６は並列制御信号入力端子、４７．４８は１Ｈ
デイレイラインである。４９−１．４９−２は本発明の
画像プロセッサであり、枠内に示された番号は第１図に
示すブロック図の番号と対応している。第２図と同様に
画像プロセッサ４９に内蔵する局所画像レジスタ２は３
×３画素の大きさとする。１Ｈデイレイラインによシ画
像プロセッサ４９−１　、４９−２（７）画像入力端子
２１には３ライン分の画像データが同時に入力され、画
像プロセッサ４９−１と４９−２には同じ画像データが
入力されるが、並列処理を行うため内蔵される局所画像
レジスタ２には交互に局所画像領域データが取り込まれ
る。第５図は第４図に示すブロック図の主要部の電圧波
形であシ、第４図内の同一記号の位置の波形が示されて
いる。

第６図（ＩＬ）はプログラムスタート信号であり、こ１
３、、−　・ の信号に同期して画像プロセッサ４９の処理が開始され
ると共に内蔵された局所画像レジスタ２に画像入力デー
タが取り込まれる。（Ｃ）　、　（ｄ）は画像プロセッ
サ４９−１．４９−２に印加される並列制御信号であり
、プロセッサ２個の並列処理であるので逆相の信号とな
っている。この信号は各画像プロセッサ２９に内蔵され
るクロック制御回路に印加され、それぞれの局所画像レ
ジスタの取り込みクロック、プログラムスタート時期、
出力制御回路、外部レジスタ取り込み用クロックを制御
する。つまり、内蔵する局所画像レジスタ２への画像デ
ータ取り込みは（＋５）　、　（ｆ）に示す様に交互に
行われ、これに従って各プロセッサのプログラムも交互
にスタートし、それぞれの取り込んだ局所画像領域デー
タに対して演算処理を行う。各画像プロセッサ４９−１
．４９−２の演算結果データ出力もプログラム終了に同
期して交互に出力されるが、このデータ出力は出力制御
回路１４によシ、一定期間のみ出力され、他の期間は禁
止されて（ｇ）　、　（ｉ）に示す波形となる。とれは
、第４図に示す様に、１４、、− データ出力信号をＯＲゲート５１によシ加算するためデ
ータが重ならない様にしているものである。

（ｈ）、０）は各画像プロセッサ４９−１．４９−２よ
シ出力される外部レジスタ取り込み用クロックであシ、
この信号もＯＲゲート５０で加算を行う。

ＯＲゲート５１で加算された演算結果データ出力を同様
にＯＲゲー）５０で加算された外部レジスタ取り込み用
クロックで外部レジスタ５２の出力には（６）に示す様
に′連続した処理結果データが得られる。画像プロセッ
サ４９がＥＧＬゲートで構成されている場合には、ＯＲ
ゲートは配線を結ぶだけのワイヤーＦＯＲで構成できる
のでＯＲゲート５０．５１は不要となる。

以上説明した様に本発明の画像プロセッサによれば、複
数個のプロセッサを用いて並列処理を行う場合、複雑な
制御回路を必要とせずに、極めて簡単な構成で処理が実
現できる。

発明の効果 以上述べてきたように、本発明によれば局所画像領域デ
ータに対しての局所画像処理を高速に実行すると共に、
局所画像領域の拡張処理およびマルチプロセッサでの並
列処理が極めて簡単な構成で容易に実現でき、且つプロ
グラム制御による汎用性を有した優れた画像プロセッサ
を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における画像プロセッサを示
すブロック図、第２図は本発明の一実施例における画像
プロセッサを複数個用いて局所画像領域データの拡張処
理を行う場合のブロック図、第３図は第２図における局
所画像領域データの説明図、第４図、第５図は本発明の
一実施例における画像プロセッサを複数個用いて並列処
理を行う場合のブロック図、および主要部の電圧波形図
である。 １・・・・・・クロック制御回路、２・・・・・・局所
画像レジスタ、３・・・・・・拡張用画像レジスタ、４
・・・山加減算器、６・・・・・・乗算器、６〜１ｏ・
・・・・・データレジスタ、１１〜１３・・・・・・選
択回路、１４・・・・・・出力制御回路、１５・・・・
・・プログラムメモリ、１６・川・・プログラム制御回
路、１７・・・・・・拡張制御入力端子、１８・川・・
システムクロック入力端子、１９・川・・プログラムス
タート入力端子、２０・・・・・・並列制御信号入力端
子、２１・・・・・・画像データ入力端子、２２・・・
山データ入力端子、２３・・・・・・外部レジスタ取り
込み用クロック出力端子、２５・・・・・・画像データ
出力端子、２６・・・・・・データ出力端子。

Claims (1)

【特許請求の範囲】
1. 入力画像データをｍ行×ｎ列の局所画像領域に分割し、
   前記局所画像領域データに対してデータ処理を行う局所
   並列画像プロセッサにおいて、ｍ行×ｎ列の局所画像領
   域データを取り込む局所画像レジスタと、前記局所画像
   レジスタへの画像データ取り込み用クロックを制御する
   並列制御信号入力端子と、前記局所画像レジスタの出力
   に接続されるｍ行×１列の拡張用画像レジスタと、前記
   拡張用画像レジスタの動作を制御する拡張制御信号入力
   端子と、演算回路と、前記演算回路の出力を格納するレ
   ジスタと、前記演算回路の入力を選択する選択回路と、
   演算出力信号の外部への出力を特定の期間以外は禁止す
   る出力制御回路と、前記出力制御回路の出力信号を外部
   レジスタへ取り込むための出力クロック出力端子と、プ
   ログラムを格納するプログラムメモリと、プログラムの
   読み出しを制御するプログラム制御回路を備えて成るこ
   とを特徴とする画像プロセッサ。