JPS59146363A - 並列信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用令君 本発明は１隊処理等の多数回の同一処理全高速に実行す
ることのできる並列信号処理装置［関するＯ 従来例の構成とその問題点 超Ｌ　Ｓ　Ｉ　（ｌａｒｇｅ　５ｃａｌｅ　ｉｎｔｅｇ
ｒａｔｅｄｃｉｒｃｕｉｔ）の技術により小型で、高速
のプロセサやメモリーが各種の信号処理に使用されてい
る。

特に高度の処理のために一般にＤ　Ｓ　Ｐ　（ｄｉｇｉ
ｔａｌｓｉｇｎａｌ　　ｐｒｏｃｅｓｓｏｒ）と呼ばれ
ているプロセサが使用される。これはＡ　Ｌ　Ｕ　（ａ
ｒｉ　ｔｈｍｅｔ　ｉｃ　ｌｏｇｉｃｕｎｉｔ）　　以
外に専用の乗算器等を有し、データの処理か高速に出来
るものである。現在のところ、これらのプロセサを用い
て音声帯域の信号までははソリアルタイムで処理できる
。

ＤＳＰの平均的な命令サイクルは２５０ｎｓである。音
声のサンプリングを２０　ｋＨｚとすると、１サンプリ
ング時間は５０μＢとなるので、この時間内に処理でき
る命令回数は２００回となる。この程度の命令回数が可
能であれば大力の処理はでき、音声の認識２合成、ディ
ジタル伝送のグねめの各種帯域圧縮等がリアルタイム処
理できる。

−力、医用、パターン認識等２画像処理の場合を渚える
。音声信号ではサンプリングはせいぜい６０　ｋＨｚで
あり、画像信号の場合のサンプリングは１０〜２ｏ川と
高い。従って画１象処理ヲリアルタイムで実行する場合
、音声信号の処理に比へて２桁以上の処理スピードが必
要とされる。例えばビデオ信号が１０川のサンプリング
であるとすると、音声信号の場合よりも処理数が少ない
としても、このサンプリング時間内で１００命令以」二
の処理か必要とされる。すなわち命令のザイクルタイム
が１’ｎｓ以下でないとリアルタイツ、処理ができない
ことになる。

これを実現する方法として、デバイスの性能を向上する
ことが考えられる。ｙｌ在のＤＳＰはＭＯ８型ＬＳＩで
構成されているので、このＤＳＰをバイポーラＮ　Ｌ　
Ｓ　Ｉ　＆てすればスピードを早くすることかできる。

し〜かしなから現在の技術では一桁程度の差しか堅くす
ることができない。

一方ンステム的に実現する方法として並列処理が考えら
れている。画素分のＡＬＵや乗算器をプレイ状に構成す
る完全並タ１ｊ処理力人や、バイブライン処理力法力ど
が提案されているｏしかしながらシステムが膨大になり
、それらの各ＡＬＵＱコントロールするメインプロセサ
が必要となるなど非常に大型のシステムとなる。

ところでビデオ信号のデータ惜は非常に多く、１フレ一
ム分のメモリとして４Ｍｂｉｔ程度必要と調われている
。太芥惜のメモリとしてはＭＯＳ型か向いているか、書
き込み、読み出しに時間かかかり、リアルタイムのデー
タの出入れ−、不可能である。バイポーラメモリはスピ
ードは早いか、メモリ容置が小さいので、画像テークの
メモリには不向きである。

発明の目的 以上の様に、現在のデバイスではリアルタイムでの画像
信号処理は困難である。こうした従来の欠点に鑑み、本
発明は、１暉データの並列信号処理により、リアルタイ
ムの画像信号処理を可能とする並列信号処理装置を提供
するものである。

発明の構成 本発明は２系統のデータメモリを複数個のマトリックス
状に分割し、−力のメモリにノ（ラレルに書き込み間、
他力のメモリの内容を）くラレルｔ、Ｃａみ出し７、し
かる後シリアルに多数個のプロセサに入力し２、プロセ
サでの並列処理のあと出力する並列信号処理装置である
。

実施例の説明 画像信号の処理は各画素（・で対して等しい処理をする
ことが多い。両［象の工・ノジ検出、エツジを保持した
ままのスノ・−ジンク、相関、細線化、拡張。

フィルタリング等、これらの処理はすへての画素に対し
て同一の処理である。

その−１二、１度の処理で必要とする画素はある画素を
中心シてして３Ｘ３＝９り゛から１６Ｘ１６＝２５６ケ
程度で、全体の画素に渡ることはない。このため、１つ
のプロセサＶこ多くの画素データを読）入込む必要はな
い。

本発明はこうした画像処理に適したもので、以下第１図
の実施例をもとに説明する。

１−Ａから１−ｊは同一命令で動作するフ゛口」ニサ、
２，３はメモリで、２と３で２つの画１＄ブ゛−タをス
トアする。２は２−１〜２−３０にさラニ分割され、３
のメモリも同様に分割される。４Ｃ４、マイクロプログ
ラムのシーケンサ、５は命令ＲＯＭ。

６はメモリアドレスｄ計算用ＡＬＵ、７はノくラン１１
人力、シリアル出力のレジスタで、１０ケの９データパ
ラレル入力、シリアル出力のレジスタか−ンなる。８は
メモリ３．４の読出しを切替えるマルチプレクサ、９は
計算結果のデータ全１０ケ・くラレルに人力し、シリア
ルに出力するレジスタ、１０は端子１１からのビデオ信
号を入力とし−（，１０ケのデータｆパラレルに出力す
るレジスタ、１２はデータのラッチ、１３，１４．１６
はマノ１／−５−）゛レクサ、１６はアドレスのインク
リメント用のアダーで、計算処理中のＸ、Ｙアドレスを
インク１ノメントスルアダーと、ビデオ信号書き込ミ＋
−：：１ｊ（７）　Ｘ。

Ｙアドレスをインクリメントするアダーと力ｊｃ−）な
−）ている。

この実施例では１０個のプロセサを使い、１イ固の場合
の１０位のスピードで入力データを並列処理するもので
あり、１個のグロセーワで１度に処理するデータ（４３
Ｘ　３　＝　９個とする。Ｃのためメモリは横方向１０
個、縦方向３個の３０個に分割され、この中し′こ１フ
レーノ、の画像データがストアさ７する。メモリは横力
向Ｖこ２列余分に迫力日されているが、内容はメモリの
１列目と２列目と同じものである。こ：！Ｌ（ｄアドレ
ス設定全容易にするために追カロされている。メモリ分
割で、リアルタイムの１／１０のスピードで画１’！（
舊号の書き込み、読出しができる。この並列プロセサで
はメモリのアドレス設定は１度に３０個分のアドレスか
設定される。。

また１０個のプロセサも１つの命令で動作する様になっ
ている。

次にこの実施例の動作について説明する。甘ずＡ／Ｄ　
変換された処理すへさビデオ信号が端子１２から入力さ
れ、レジスタ１０（／Ｕ入る入力データは１Ｑ個ととｔ
ｉｃ−４とめて１２のランチに入る。この出力は１３の
マルチプレクサで２又は３のメモリに入力される。仮に
３のメモリに入力されたとする。次にマルチプレクサ１
４で次の如くデータが振り分けられて谷メモリブロック
にストアされる。

第２図に画像データがメモリに分割されてストアされる
様子を示す。

２１は入力画像データの画素データのｆ４置全表し、２
−１〜２−２１は分割さＪまた第１図のメモリでこの中
に画素データかストアされる位＠を示ず。１ず画像デー
タ１はメモリ２−１へ、データ２（はメモリ２−２へ、
データ３はメモリ２−３へ月頁次ストアされ、データ１
Ｑぐまメモ１Ｊ２−１０へストアさ汎る。次して再びデ
ータ１１はメモリ２−１へ、データ１２はメモリ２−２
へ、データ１３はメモリ２−３へ、前のデータの次にス
［・アされる。以下順次繰知される〇 次に縦方向のストアを考える。２行目のデータはメモリ
ブロックの２行目２−１１から２−２゜Ｖこストアされ
る。即ちデータ１４（弓メモリ２−１１へ、同様Ｖこし
て、データ１５はメモリ２−２１　”。

ストアされ、データ１６は再びメモり２−１の２行目に
ス［・アされる。同様に１７はメモリ２−１１へ、デー
タ１８はメモり２−２１ヘスドアされる。

メモリへのストアでは１０個のデータが並列にストアさ
れるので、メモリのストア時間は入力データの取り込み
時間の１ｏ倍かかつても良く、低速のメモリが使用でき
る。

第２図でダミーのメモリ２−１’、２−２’のストアデ
ータの内容を示す。メモリ２−１．２−２の内容とは＼
同様であるが、データのストアされる番地が、１つ左シ
でニズレでいる。こうすることし′こよってデータの読
み出し時のアドレス指定か容易となる。

一カメモ１Ｊ３（／こ書き込才れた画像データは入力画
１象データがメモリ２に書き込まれている間に読み出さ
れ処理される。谷ノー〔りのデータはマルチブレフタ８
全通して出力される。

第３図にパラレルｒｔｃ読み出される画［象データの画
素の組合せを示す。９個のデータの組１０（［、Ｓｊか
各々レジスタ７−１から７−１０へ並列に入力される。

＠レジスタは）・−ド的にパラレル入力とな−）ている
。次にソリアルで１０個のＡＬＵｌに送られる。このパ
ラ、ソリ変換レジスタ７により、伽ノＡ　Ｌ　詩つ命令
サイクルより１／１ｏの低速でメモリの内容を読み出す
ことかできる。レジスタ（１）内容は命令サイクルごと
に１データづつＡＬＵに敗り込まれるので、９回の命令
サイクルで１回の計算に必要な９個のデータがＡ　Ｌ　
Ｕ　ｖＣセットできるＯ この様にしてＡＬＵ内のＲＡＭ又はレジスタに収り込−
１扛７ｊデータは加減算、論理演算など、各種の処理か
なされる。場合によっては乗算も必要となるから、高速
乗算のために専用の乗算器を使用する。

このシステムにより、エツジ検出、スムージンこのレジ
スタによりパラ、ンリ変換して出力すれは、１フレ一ム
分の時間遅れはあるが、リアルタイムで処理されたデー
タが連続して出力される。

以上の動作は耐＃マイクロプログラノ、シーケン、シ　
　　　　　　　　　　　　　　　　　　１７すによって
コントロールされ、廿専命令ＲＯＭ　ｆｆ順次実行する
ことで種々のデータ処理がなされる。

メモリのアドレスは各メモリブロック毎に指定せ一 ず名書アドレス言−１算用４ケＡＬＵで計算しすべての
メ毛りのアドレス全一度に指定する。しかし−回のメモ
リ書き込み、あるいは読出し毎に命令によりメモリアド
レスを命令によって指定してイｌｃのでは処理時間かか
５りすぎる。そこで、始めのア乙 ドレスは七各寺−ＡＬＵで河１算指定するが、あとは／
６ １−：亡母アターによってメモリのアドレスは順次イン
クリメントされる。１Ｉｌｌｉｉ源処理（徒データを順
番に処理することが多いので、この方法であればアドレ
ス設定の計算はほとんど不用となる。

なお、この実施例では処理された画像データは１゛ぐに
出力される形となっているが、１度ストアして読み出す
様にする場合は書き込み用のメモリ金準備し、ＡＬＵの
出力を並列にストアする。読み出しは、パラレル・シリ
アル変換レジスタでシリ゛アル出力する。

また相関あるいは比較などは２つのデータをストアする
必要があるが、この場合にもメモＩＪ−ｉもう一系統準
備して処理すれば良いことは言うまでもない。

さらにとの実施例では入力信号として画像信号として説
明したが、これにこだわるものではなく、高速の処理を
要する信号であれは処理が可能であるＯ またこの実施例では１度に９個のデータをＡＬＵに入力
する場合について説明したが、この数に限るものではな
く１６個あるいはそれ以上でも良ぐ、また多くのデータ
を必要とする演算処理の場合には複数回に分けてＡＬｔ
ＪＫ入力しても良い。

発明の効果 以」二本発明の並列プロセサによれば次の効果か期待で
きる。

１）並列処理にすることで同じグロセサ金１個使う場合
、ｌ：す、並列プロセサの数倍たけスピードアップがで
きる。

２）メモリと分割して、並列に書き込み、・くラレル、
シリアル変換レジスタより低速読み出しになるので、Ｍ
ＯＳメモリ等のスピードの遅いメモリが使用できる。

３）局部データをもとにデータ処理する、エツジ検出、
スムージング、フィルタリング、細線化、拡張などはリ
アルタイム処理が大幅に可能となる。

４）完全並列処理としていが、命令系統が一系統で良く
、コントロールの命令が大幅に少なくなり、かつ各プ（
コセザをまとめてコントロールするメインプロセサも必
要なくなる。

５）要求される処理量に１；１１．、じて、並列にする
プロセサの数、あるいはメモリの分割を容易に増減でき
る。

【図面の簡単な説明】

第１図は本発明の実施例に係る並列処理装置の全体図、
第２図はメモリのデータ書き込みを説明するための図、
第３図はメモリの読み出しを説明するための図である。 １　・　プロセッサ、２，３・・・　メモリ、７・・・
・・レジスタ。

Claims (2)

【特許請求の範囲】
1. （１）複数個のメモリブロックからなる第１．第２のメ
   モリと、前記第１．第２のメモリに入力データ全並列に
   分割して交互に書き込む手段と、前記第１　、第２のメ
   モリの内容を交互に並列読み出し、ンリアルに変換して
   出力する手段と、この手段の出力データを並列に入力す
   る複数個のプロセサ、前記第１．第２のメモリの前記複
   数個のメモリブロックからなるメモリの各々アドレスを
   同一命令ですべて指定する手段と、前記複数個のプロセ
   サを同一命令で動作させる手段とを具備した並列信号処
   理装置。
2. （２）複数個のプロセサ各々に乗算器を具備したことを
   特徴とする特許請求の範囲第（１）に記載の並列信号処
   理装置。