JPH06274314A - データ処理システム - Google Patents

データ処理システム

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JPH06274314A
JPH06274314A JP5301684A JP30168493A JPH06274314A JP H06274314 A JPH06274314 A JP H06274314A JP 5301684 A JP5301684 A JP 5301684A JP 30168493 A JP30168493 A JP 30168493A JP H06274314 A JPH06274314 A JP H06274314A
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JP
Japan
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data
memory
multiplexer
input
register
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JP5301684A
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Inventor
Willem L Repko
ウイレム、レーンデルト、レプコ
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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    • G—PHYSICS
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    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract

(57)【要約】 【目的】 時間効率の高い、簡単且つ小型化可能なデー
タ処理システム。 【構成】 夫々連続する第１データと連続する第２デー
タからなる第１および第２シーケンスを並列処理するデ
ータ処理システムは第１および第２データを受けて記憶
するためのメモリ入力を有するメモリ（１２）と、この
メモリのメモリ出力に接続し、メモリからの記憶された
第１データの内の所定数（Ｎ）の選ばれたデータまたは
第２データの内の同数の選ばれたデータを受けてそれを
演算する演算装置（１４，１６，１８，２０，２２，２
４）を含む。このメモリ（１２）は夫々１回のアクセス
で取出し可能なワードの第１および第２フィールドとし
てメモリ入力に並列に与えられる第１および第２データ
を記憶するように動作する。このシステムはメモリ出力
と演算装置の間に接続されて特定のワードを受けそして
演算装置に上記所定数の第１データと同数の第２データ
とを交互に且つ並列に与えるための再配列装置を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は夫々連続する第１データ
と連続する第２データからなる第１および第２シーケン
スを並列に処理するためのデータ処理システムに関す
る。
【０００２】
【従来の技術】このシステムは第１および第２データを
受けて記憶するためのメモリ入力を有するメモリ手段と
このメモリ手段のメモリ出力に接続してそれから供給さ
れる記憶された第１データの内の所定数の選ばれたデー
タまたは第２データの内の同数の選ばれたデータを受け
て演算を行う演算手段とを含んでいる。
【０００３】そのようなシステムはステレオオーディオ
処理回路に使用するためのものとしてフィリップスのＩ
Ｃ ＴＤＡ１３０７として知られている。このＩＣの演
算手段は右チャンネルと左チャンネルの両方からのオー
ディオサンプルを濾波するための探索（ｔｒａｎｓｖｅ
ｒｓａｌ）フィルタ手段を含んでいる。濾波動作は探索
フィルタにより行われる。すなわち、夫々連続するサン
プルに夫々の係数が乗算され、そしてそれにもとづき加
算を行って畳込み（ｃｏｎｖｏｌｕｔｉｏｎ）を行う。
このフィルタ関数は一般に偶関数であり、例えばｓｙｎ
ｃ（ｙ）＝ｓｉｎ（ｙ）／ｙである。
【０００４】使用されるフィルタ関数は均く対称である
から、濾波されるサンプルは好適には機能的に対として
グループ化されるのであり、夫々の対にフィルタ係数の
内の夫々１個が関連づけられる。従って、そのような対
の夫々について加算をまず行い、それにもとづきその和
に関連する係数を乗算することにより、各対についての
積が保存される。これは奇フィルタ関数についても同じ
である。
【０００５】
【発明が解決しようとする課題】この加算を行うために
は各サイクルにおいて右チャンネルからのものであって
も左チャンネルからのものであってもそのような対を構
成する２個のサンプルを同時に使用しうるようにしなけ
ればならない。これは、それらサンプルを記憶しそして
それにより所要のサンプルを並列に出すために１個のマ
ルチポートＲＡＭを用いれば達成しうるかもしれない。
しかしながらこのアーキテクチャは比較的高価な解決法
となる。経済的なものとして従来の技術では２個の物理
的に分離されたＲＡＭを使用しており、その一方が関連
するフィルタ係数と乗算されるべき右および左チャンネ
ルの連続するサンプルの後半分を記憶し、他方がその前
半分を記憶する。
【０００６】このアーキテクチャは完璧に機能するが、
いくつかの欠点を有する。まず第１に、２個のＲＡＭを
使用するため１個用のものより比較的大きな基板面積
が、主としてメモリ制御回路、信号および電源線の重複
のために必要である。第２に、後半分のサンプル用のＲ
ＡＭに記憶されたサンプルを、“前半分のサンプル”の
状態となるとき前半分用のＲＡＭにくり返し転送するた
めの付加的な回路が必要である。これは基板面積および
電力消費を更に増加させるばかりでなく、フィルタ動作
自体がホールドまたはアイドルとすべき余分のサイクル
が必要である。第３に、サンプルの処理はくり返しサイ
クルで行われ、右チャネルのサンプルと左チャネルのサ
ンプルの処理順序は各サイクルにおいて不均一に分布す
る。その結果、取出し制御がいく分複雑になる。
【０００７】本発明の目的はアイドリングの減少により
時間効率のより高い、簡単化且つ小型化の可能なデータ
処理システムを提供することである。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明は夫々連続する第１データと連続する第２デ
ータからなる第１および第２シーケンスを並列に処理す
るデータ処理システムを提供する。このシステムは第１
および第２データを受けて記憶するためのメモリ入力を
有するメモリ手段と、このメモリ手段のメモリ出力に接
続し、メモリ手段からの記憶された第１データの内の所
定数の選ばれたデータまたは第２データの内の同数の選
ばれたデータを受けてそれを演算する演算手段を含む。
本発明によればこのメモリ手段は夫々１回のアクセスで
取出し可能なワードの第１および第２フィールドとして
メモリ入力に並列に与えられる第１および第２データを
記憶するように動作する。更に、このシステムはメモリ
出力と演算手段の間に接続された特定のワードを受けそ
して演算手段に上記所定数の第１データと同数の第２デ
ータを交互に且つ並列に与えるための再配列手段を含
む。
【０００９】
【作用】本発明はそれらシーケンスの夫々内のデータ
（または信号サンプル）が実質的に均一な演算を受ける
という見通しにもとづいている。メモリ入力に並列に与
えられた第１データと第２データを記憶するように動作
するメモリを１つのワードのフィールドとして一緒に用
いそして取出しによるサンプル処理の順序を再配列する
ことにより、１個のメモリで充分なものとなる。その結
果、本発明のシステムは従来よりもその周辺回路が少く
なり、メモリ間のデータ転送がないため従来よりメモリ
アクセスが少くてよく、そしてより少い命令セットの制
御のもとで機能し、そしてより簡単なメモリ制御とな
る。
【００１０】本発明の好適な実施例においては、演算手
段は２項（ｄｙａｄｉｃ）演算子を適用するように動作
する２項演算子手段を含み、前記の所定数は２である。
この実施例は一般にステレオオーディオ装置として使用
出来そして、その一方のチャンネルが左側スピーカのデ
ータを、他方のチャンネルが右側スピーカ用である。
【００１１】好適には上記の再配列手段はモジュールを
含み、このモジュールはメモリ出力に接続して特定ワー
ドの第１および第２フィールドを受ける第１および第２
データ入力と、第１データ入力に接続した第１マルチプ
レクサ入力を有する第１マルチプレクサと、第２データ
入力に接続するレジスタ入力と第１マルチプレクサの第
２マルチプレクサ入力に接続する第１レジスタ出力とを
有する第１レジスタと、第１レジスタ出力に接続する第
１マルチプレクサ入力と第１データ入力に接続する第２
マルチプレクサ入力と演算手段に接続する第２マルチプ
レクサ出力を有する第２マルチプレクサと、第１マルチ
プレクサの出力に接続する第２レジスタ入力と演算手段
に接続する第２レジスタ出力とを有する第２レジスタ
と、を有する。
【００１２】この実施例は第１および第２フィールド用
にそのレジスタとマルチプレクサを用いるためその要素
の機能性を融合させる。
【００１３】
【実施例】
〔第１実施例〕図１は本発明におけるデータ処理システ
ム１０を示す。システム１０は同期して、すなわちクロ
ック信号制御で動作する。システム１０はメモリ１２、
例えばＲＡＭと、モジュール１３とを含む。モジュール
１３は第１および第２レジスタ１４と１６、第１および
第２マルチプレクサ１８と２０、加算器２２およびマル
チプライヤ２４を含む。メモリ１２はバス２５を介して
並列に入るサンプルＬとサンプルＲを複数のアドレスの
内の夫々１個に記憶するように動作する。
【００１４】メモリ１２はサンプルＬを第２マルチプレ
クサ２０を介して加算器２２にあるいは第１マルチプレ
クサ１８を介して第２レジスタ１６に供給する。メモリ
１２はサンプルＲをレジスタ１４に供給する。レジスタ
１４はサンプルＲを第１マルチプレクサ１８を介して第
２レジスタ１６にあるいは第２マルチプレクサ２０を介
して加算器２２に供給する。
【００１５】第１クロックサイクルＴ１においてメモリ
１２はアクセスされてサンプル対Ｌ１、Ｒ１を出す。サ
ンプルＬ１は第１マルチプレクサ１８を介してレジスタ
１６に供給され、サンプルＲ１は第１レジスタ１４に供
給される。第１サイクルの終了時点で第２レジスタ１６
はサンプルＬ１を記憶し第１レジスタ１４はサンプルＲ
１を記憶する。
【００１６】次の第２クロックサイクルでは次の動作が
行われる。第２レジスタ１６内のサンプルＬ１は加算器
２２に、第１レジスタ１４内のサンプルＲ１は第１マル
チプレクサ１８を介して第２レジスタ１６に送られる。
メモリ１２はアクセスされて第２サンプル対Ｌ２とＲ２
を出す。サンプルＬ２は第２マルチプレクサ２０を介し
て加算器２２に送られ、サンプルＲ２は第１レジスタ１
４に記憶される。加算器２２はＬ１＋Ｌ２を出力する。
【００１７】次の第３クロックサイクルにおいては次の
動作が行われる。和（Ｌ１＋Ｌ２）にはマルチプライヤ
２４により特定の係数が乗算される。第２レジスタ１６
内のサンプルＲ１は加算器２２に与えられ、第１レジス
タ１４内のサンプルＲ２が第２マルチプレクサ２０を介
して加算器２２に与えられる。加算器２２はＲ１＋Ｒ２
を出力する。メモリ１２はアクセスにより第３のサンプ
ル対Ｌ３とＲ３を出す。サンプルＬ３は第１マルチプレ
クサ１８を介して第２レジスタ１６に、サンプルＲ３は
第１レジスタ１４に送られる。第３サイクルの終了時点
で第２レジスタ１６がサンプルＬ３を、第１レジスタ１
４がサンプルＲ３を夫々記憶する。
【００１８】次の第４サイクルにおいて、マルチプライ
ヤ２４は（Ｒ１＋Ｒ２）に特定の係数を乗算する。第４
およびそれに続くサイクルにおける動作は個々のサンプ
ルについて適当な変更がなされるが上記と同様である。
【００１９】この効果は、一連の連続するクロックサイ
クルにおいて、２個のＬサンプルの一定比率での和と２
個のＲサンプルの一定比率での和が交互に発生され、す
なわち、各クロックサイクルが１回の加算と１回の乗算
を表わすということである。パイプラインを用いてクロ
ックサイクル当り１回の加算と１回の乗算の結果に影響
することなく数クロックサイクルに個々の演算を分散さ
せてもよい。 〔第２実施例〕図２は上記の戦略がメモリ２８の同一ア
ドレスに記憶された２Ｎ個のサンプルを処理するシステ
ム２６に容易に拡張したものである。図２に示す例では
Ｎは２である。これらサンプルは並列に配列されたＮ個
のモジュール（３０，３２）にＮ対として供給されるの
であり、各モジュールは第１および第２レジスタ１４，
１６、第１および第２マルチプレクサ１８，２０、加算
器２２およびマルチプライヤ２４を含む。例えば、メモ
リ２２は夫々のアドレスに４個のサンプルＡ、Ｂ、Ｃ、
Ｄを記憶する。このとき、夫々が第１および第２レジス
タ１４，１６、第１および第２マルチプレクサ１８，２
０、加算器２２およびマルチプライヤ２４を含む二つの
構造がメモリ１２に接続する。一連の連続するクロック
サイクルにおいて、２個のＡサンプルの一定比率での和
と２個のＣサンプルの一定比率での和が偶数番目のクロ
ックサイクルで同時に発生されそして、２個のＢサンプ
ルの和と２個のＤサンプルの和が奇数番目のクロックサ
イクルで発生される。 〔第３実施例〕図３は本発明のシステム４０を示してお
り、これは並列に次々に与えられる複数のサンプルＡ、
Ｂ、Ｃ、Ｄを処理するためのモジュール４２，４４，４
６の階層配置を含んでいる。モジュール４２，４４，４
６の夫々は第１および第２レジスタ１４，１６、第１お
よび第２マルチプレクサ１８，２０、および加算器２２
を含む。モジュール４２と４４の夫々はマルチプライヤ
２４を含み、そしてそれらモジュールは夫々ＡとＢのサ
ンプル対とＣとＤのサンプル対を受けるように並列に配
置されている。前述のようにモジュール４２はその加算
器２２の出力に２個の連続するＡサンプルの和と２個の
連続するＢサンプルの和を出す。同様に、モジュール４
４はその加算器２２の出力に２個の連続するＣサンプル
の和と２個の連続するＤサンプルの和を出力する。モジ
ュール４２と４４はその結果を並列にモジュール４６に
送る。モジュール４６はその加算器２２の出力にモジュ
ール４２により与えられる２個の連続するサンプルの
和、すなわちα（Ａ＋Ａ２）＋α（Ｂ１＋Ｂ２）と、モ
ジュール４４により与えられる２個の連続するサンプル
の和、すなわちβ（Ｃ１＋Ｃ２）＋β（Ｄ１＋Ｄ２）を
出す。係数αとβは夫々モジュール４２と４４のマルチ
プライヤ２４を介して付加されたものである。モジュラ
アーキテクチャに注意されたい。
【００２０】他の応用においては加算器２２は他の２項
演算子、例えばレジスタ１６とマルチプレクサ２０を介
して入るオペランドの乗算、を行う装置と置き換えても
よく、またマルチプレクサ２４は信号路内の前段の装置
の結果についての演算、例えば２分割を行う他の装置と
置き換えてもよい。
【００２１】図２、３のアーキテクチャは例えば矩形の
ウインドウの行と列に配置された信号サンプルを用いる
画像処理に使用しうる。サンプル行はその場合メモリ２
８に並列に与えられてワード形で記憶してもよい。各ワ
ードは同時に使用しうる行サンプルの連結からなる。フ
ィルタリング、重みづけ、あるいは他の線形の演算を行
方向に行う。サンプルコラムはコラム方向に演算を行う
ように同様に扱われる。
【００２２】本発明の他の応用としては、汎用並列デー
タ処理があり、その場合には並列データストリームの夫
々が同一ストリームの連続するデータを含む演算され
る。
【図面の簡単な説明】
【図１】本発明のシステムの第１実施例を示すブロック
図である。
【図２】本発明のシステムの第２実施例を示すブロック
図である。
【図３】本発明のシステムの第３実施例を示すブロック
図である。
【符号の説明】
１０ データ処理システム １２ メモリ １３ モジュール １４，１６ レジスタ １８，２０ マルチプレクサ ２２ 加算器 ２４ マルチプライヤ ２５ バス

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】連続する第１データからなる第１シーケン
    スと連続する第２データからなる第２シーケンスを夫々
    並列に処理するための、データ処理システムであって、 上記第１および第２データを受けて記憶するためのメモ
    リ入力を有するメモリ手段と、 上記メモリ手段のメモリ出力に接続し、上記メモリ手段
    から供給される上記記憶された第１データの内の所定数
    の選ばれたデータまたは上記記憶された第２データの内
    の上記所定数の選ばれたデータを受けてそれを演算する
    演算手段と、 上記メモリ出力と上記演算手段の間に接続されて特定の
    ワードを受けそして上記演算手段に上記所定数の第１デ
    ータと予定数の第２データを交互に且つ並列に与えるた
    めの再配列手段と、 を備え、 上記メモリ手段は夫々１回のアクセスで取出し可能なワ
    ードの第１および第２フィールドとして上記メモリ入力
    に並列に与えられる上記第１および第２データを記憶す
    るように動作することを特徴とするデータ処理システ
    ム。
  2. 【請求項２】前記所定数は２であり、前記演算手段は２
    項演算子として動作する２項演算子手段を含むことを特
    徴とする請求項１記載のデータ処理システム。
  3. 【請求項３】前記再配列手段は、 前記メモリ出力に接続して前記特定ワードの第１および
    第２フィールドを受ける第１および第２データ入力と、 上記第１データ入力に接続した第１マルチプレクサ入力
    を有する第１マルチプレクサと、 上記第２データ入力に接続するレジスタ入力と上記第１
    マルチプレクサの第２マルチプレクサ入力に接続する第
    １レジスタ出力とを有する第１レジスタと、 上記第１レジスタ出力に接続する第１マルチプレクサ入
    力と上記第１データ入力に接続する第２マルチプレクサ
    入力と前記演算手段に接続する第２マルチプレクサ出力
    を有する第２マルチプレクサと、 上記第１マルチプレクサの出力に接続する第２レジスタ
    入力と上記演算手段に接続する第２レジスタ出力とを有
    する第２レジスタと、 を備えていることを特徴とする請求項１または２に記載
    のデータ処理システム。
  4. 【請求項４】ステレオオーディオ装置に使用される請求
    項１，２または３記載のデータ処理システム。
JP5301684A 1992-12-04 1993-12-01 データ処理システム Pending JPH06274314A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL92203765.0 1992-12-04
EP92203765 1992-12-04

Publications (1)

Publication Number Publication Date
JPH06274314A true JPH06274314A (ja) 1994-09-30

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ID=8211102

Family Applications (1)

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JP5301684A Pending JPH06274314A (ja) 1992-12-04 1993-12-01 データ処理システム

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US (1) US5432724A (ja)
JP (1) JPH06274314A (ja)
KR (1) KR100288659B1 (ja)
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