KR890702151A - 변환 프로세싱 회로 - Google Patents

변환 프로세싱 회로

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KR890702151A
KR890702151A KR1019890700715A KR890700715A KR890702151A KR 890702151 A KR890702151 A KR 890702151A KR 1019890700715 A KR1019890700715 A KR 1019890700715A KR 890700715 A KR890700715 A KR 890700715A KR 890702151 A KR890702151 A KR 890702151A
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킨 타나 화
존 데이비드 오설리반
콜린 에릭 잭카
데이비드 로스 브라운
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앨프리드 퍼어내트
커먼웰스 사이언티픽 앤드 인더스트리얼 리서어치 오가니제이션
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Abstract

내용 없음

Description

변환 프로세싱 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 FFT 프로세싱 회로에 사용되는 FFT 알고리듐을 4샘플점에 적용한 것을 개략적으로 도시한 도면, 제 2 도는 제 1 도의 알고리듐을 M/6 샘플점에 적용한 것을 개략적으로 도시한 도면, 제 3 도는 본 발명에 따른 FFT 프로세싱 회로의 블럭도.

Claims (22)

  1. 제1 및 제 2 입/출력단자(32, 34)와, 상기 입/출력단자들간에 직렬로 접속된 다수의 프로세싱 유닛(36, 38, 40)을 구비하고, 상기 제 1 단자(32)에 제 1 순서로 입력된 상기 데이타는 상기 유닛들(36, 38, 40)을 차례로 통과하면서 변환된 후 상기 제 2 단자(34)에서 제 2 순서로 출력되며, 상기 제 2 단자(34)에 제 2 순서로 입력된 데이타는 상기 유닛들(36, 38, 40)을 차례로 통과하면서 변환된 후 상기 제 1 단자(32)에서 상기 제 1 순사로 출력되는 것을 특징으로 하는 변환프로세싱 회로(30).
  2. 제 1 항에 있어서, 상기 프로세싱 유닛(36, 38, 40)은 데이타가 상기 회로(30)에서 통과되는 방향을 세팅하는 수단(72)을 포함하는 것을 특징으로 하는 프로세싱 회로.
  3. 제 2 항에 있어서, 상기 제 1 순서는 정상순서이고, 상기 제 2 순서는 비트역순인 것을 특징으로 하는 프로세싱 회로.
  4. 제 3 항에 있어서, 상기 유닛들(36, 38, 40)을 직렬로 접속시키되 그 일측부를 상기 제 1 단자(32)에, 그리고 타측부를 상기 제 2 단자(34)에 접속시키는 데이타버스(42)를 아울러 구비하고, 상기 수단(72)은 제 1 상태에서 데이타를 상기 제 1 단자(32)에 정상 순서로 입력시켜 상기 유닛(36, 38, 40)으로 변환시킨 후 상기 제 2 단자(34)에서 비트역순으로 출력시키고, 제 2 상태에서는 데이타를 상기 제 2 단자(34)에 비트역순으로 입력시켜 상기 유닛(36, 38, 40)으로 변환시킨 후 상기 제 1 단자(32)에서 정상순서로 출력시키도록 세트될 수 있는 스위칭 수단을 구비하는 것을 특징으로 하는 프로세싱 회로.
  5. 제 4 항에 있어서, 직렬로 입력된 데이타의 N점 FFT를 실행할 경우, 상기 데이타가 2n인 N샘플점으로 표시될 수 있는데(n은 1보다 큰 양의 정수임), 상기 프로세싱 유닛(36, 38, 40)은 상기 데이타의 버터플라이 연산을 실행할 수 있는 n산술유닛(36)과, 상기 데이타의 예정된 복소 곱셈을 실행할 수 있는 (n-1) 곱셈유닛(38)을 포함하는데 이 곱셈유닛들중(38)중 하나는 서로 인접한 한쌍의 산술유닛(36)간에 접속되어 있으며, 상기 유닛들(36, 38)은 한 상태에서 상기 제 1 단자(32)에 정상순서로 입력된 데이타를 상기 유닛(36, 38)으로 변화시킨 후 상기 제 2 단자(34)에서 비트역순으로 출력시키고, 제 2 상태에서 상기 제 2 단자에 비트역순으로 입력된 상기 데이타를 상기 유닛(36, 38)으로 변환시킨 후 상기 제2단자(34)에서 비트역순으로 출력시키고, 제 2상태에서 상기 데이타를 상기 유닛(36,38)으로 변환시킨 후 상기 제 1 단자(32)에서 정상순서로 출력시키도록 세트될 수 있는 상기 버스스위칭수단(72)을 포함하는 것을 특징으로 하는 프로세싱 회로.
  6. 제 7 항에 있어서, 상기 제1 및 제 2 단자(32, 34) 사이에서 상기 산술유닛 및 곱셈유닛(36, 38)과 직렬로 접속된 제1 및 제 2 공액유닛(40)을 아울러 구비하며, 상기 공액유닛은 인에이블 되었을 때 제1 또는 제 2 단자(32, 34)로부터 출력된 데이타를 N점 역 FFT(IFFT)에 따라 상기 유닛(30)으로 역변환시키고, 디스에이블 되었을 때는 상기 FFT에 따라 변환시키는 것을 특징으로 하는 프로세싱 회로.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 각 유닛(36, 38, 40)은 입력 라인(76)과 출력 라인(78)을 가지며 수신된 데이타를 처리하는 기능블럭(74)을 구비하며, 상기 버스 스위칭 수단(72)은 상기 입력 라인(74)과 출력라인(76)에 접속되고 제1 및 제 2 버스단자(84, 86)를 가지며, 상기 유닛(36, 38, 40)의 상기 보스 스위칭 수단(72)은 상기 버스(42)에 의해 직렬로 접속되며, 제 1 버스 단자(84)를 플로세싱 스위칭수단(72)의 제 2버스단자(86)에, 제 1스위칭수단(72)의 제1버스단자(84)를 상기 제 1 입/출력단자(32)에 그리고 최종 스위칭 수단(72)에 제 2 버스단자(86)를 상기 제 2 입/출력단자(34)에 접속시키는 여러 부분을 구비하는 것을 특징으로 하는 프로세싱 회로.
  8. 제 7 항에 있어서, 상기 버스 스위칭수단(72)은 방향라인(92)의 상태에 응답해서, 상기 방향라인(92)이 제 1 상태에 있을 때 데이타를 상기 제 1 버스 단자(84)를 통해 수신하여 상기 제 2 버스단자(86)을 통해 출력시키고, 상기 방향라인(92)이 제 2상태에 있을때는 데이타를 상기 제 2버스단자(86)을 통해 수신하여 상기 제1 버스단자(84)를 통해 출력시키도록 제어되는 것을 특징으로 하는 프로세싱 유닛.
  9. 제 8 항에 있어서, 상기 버스 스위칭 수단(72)은 이 수단에 접속된 바이패스 제어라인(88)의 상태에도 응답해서, 이 바이패스 제어라인(88)이 제 1 상태에 있을 때 상기 버스단자들(84, 86) 중 하나를 통해 상기 스위치 수단(72)에 수신된 데이타를 상기 입력 라인(76)에서의 처리를 위해 상기 기능 블록(74)으로 출력시키고 상기 출력라인을 통해 입력시킨 후 상기 버스단자들(84, 86)중 나머지 하나로 출력시키고, 상기 바이패스 제어라인(88)이 제 2 상태에 있을 때 상기 버스단자들(84, 86)중 하나를 통해 수신된 데이타를 상기 버스단자들(84, 86)중 나머지 하나에 직접 출력시키도록 제어되는 것을 특징으로 하는 프로세싱 유닛.
  10. 제 9 항에 있어서, 상기 버스 스위칭 수단(72)은 상기 스위칭수단(72)에 수신된 데이타를 통과시키고, 스케일 신호가 스케일 라인(90)을 통해 수신되었을 때 상기 데이타로 표시되는 상기 값을 줄이는 버퍼(100)를 포함하는 것을 특징으로 하는 프로세싱 회로.
  11. 제 10 항에 있어서, 상기 스위칭 수단(72)은 상기 제 1 버스 단자(84)에 접속된 제 2 버스(96)와, 상기 제 2 버스단자(86)에 접속된 제 2 버스(98)와, 상기 버퍼(100)와 상기 제1 및 제 2 버스(96, 98)에 접속되어, 상기 제 1 버스(96) 또는 제 2 버스(98) 상의 데이타를 선택하여 상기 방향 라인(92)의 상태에 응답해서 상기 버퍼(100)의 입력(102)에 보내는 제 1 스위치(94B)를 구비하는데 이 버퍼(100)의 출력(104)은 상기 입력 라인(76)에 접속되어 있으며, 상기 제1 및 제 2 버스(96, 98)와 상기 버퍼(100)의 출력에 접속되고, 바이패스라인(88)이 제 2 상태에 있을 때 상기 방향 라인(29)의 상태에 응답해서 상기 버퍼(100)에 의해 출력된 데이타를 상기 제 1 버스(96) 또는 상기 제 2 버스(98)에 선택적으로 위치시키는 제 2 스위치수단(94a)과, 상기 출력라인(78)과 상기 제1 및 제 2 버스(96, 98)에 접속되고, 바이패스라인(88)이 제 1 상태에 있을 때 상기 출력라인(78)상에 수신된 데이타를 상기 방향라인(92)의 상태에 응답해서 상기 제 1 버스(96) 또는 상기 제 2 버스(98)에 위치시키는 제 3 스위치(94c)를 구비하는 것을 특징으로 하는 프로세싱 유닛.
  12. 제 5 항 내지 제 11 항 중 어느 한 항에 있어서, 각 산술유닛(36)은 M점 버퍼플라이 연산을 실행하며(여기서 M=2m, m은 프로세싱 유닛에서 접속된 산술유닛(36)의 위치에 의해 결정된 양의 정수임), 각 산술유닛 M/2 샘플점으로 된 데이타를 기억하는 직렬메모리(46)와 이 직렬메모리(46)에 접속된 가산기/감산기(44)를 포함하며 상기 산술유닛(36)은 상기 직렬메모리(46)에 연산될 M샘플점의 상기 유닛(36)에 수신된 제 1의 M/2점을 저장시키고, 제 2의 M/2점을 상기 가산기 감산기(44)에 제 1 오퍼랜드로서 입력시키고 상기 제 1 의 M/2점을 상기 직렬메모리(46)에서 상기 가산기/감산기(44)로 제 2 오퍼랜드로서 출력시키고, 상기 가산기/감산기에서 상기 제1 및 제 2 오퍼랜드에 따른 가산 및 감산을 실행하고 그 결과인 합과 차를 상기 산술유닛(36)으로부터 출력시키는 것을 특징으로 하는 프로세싱 유닛.
  13. 제 12 항에 있어서, M/2에 대한 합과 차는 상기 산술유닛(36)으로부터 직접 출력되고 또 다른 M/2는 상기 직렬메모리(42)에 저장된 후 상기 산술유닛(36)으로부터 출력되는 것을 특징으로 하는 프로세싱 유닛.
  14. 제 13 항에 있어서, 상기 가산기/감산기(44)는 상기 M샘플점을 수신하는 적어도 한 개의 입력라인(124)과, 상기 합과 차를 출력시키는 적어도 한 개의 출력라인(126)과, 상기 가산 연산을 실행하는 가산기(132) 및 상기 감산연산을 실행하는 감산기(130)를 포함하는데, 제 1 입력을 가진 상기 가산기(132)와 감산기(130)는 상기 직렬 메모리(46)의 출력에 병렬로 접속된 제 1 입력과 적어도 한 개의 입력라인(124)에 병렬로 접속된 제 2 입력을 가지며, 제 1 모드에서 적어도 한 개의 입력라인(124)을 상기 직렬메모리(46)의 입력에 접속시키고, 제 2 모드에서는 상기 감산기(130)의 출력을 상기 직렬메모리(46)의 입력에 접속시키는 제 1 스위칭수단(134)과, 제 1 모드에서 상기 직렬메모리(46)의 출력을 적어도 한 개의 출력라인(126)에 접속시키고 제 2 모드에서 상기 가산기(130)의 출력을 적어도 한 개의 출력라인(126)에 접속시키는 제 2 스위칭수단(136)을 아울러 포함하는데, 상기 제1 및 제 2 스위칭수단(134, 136)은 상기 제 1 의 M/2점이 수신되었을 때는 제 1 모드에 상기 제 2 의 M/2점이 수신되었을 때는 제 2 모드에 존재하도록 제어되는 것을 특징으로 하는 프로세싱 유닛.
  15. 제 12 항 내지 제 14 항중 어느 한 항에 있어서, 상기 m값은 상기 제 2 (34)에서 제 1 단자(32) 사이에 존재하는 산술유닛(36)을 통과할 때 1씩 증가하는 것(첫번째 산술유닛(36)이 m=1임)을 특징으로 하는 프로세싱 유닛.
  16. 제 15 항에 있어서, 최종 산술 유닛(36)의 m값은 8인 것을 특징으로 하는 프로세싱 유닛.
  17. 제 12 항 내지 제 16 항중 어느 한 항에 있어서, 상기 직렬 메모리(46)는 행렬로 구성된 메모리셀(140)의 어레이(139)를 포함하는데, 셀들 중 한 셀(140)에서 판독된 데이타는 상기 셀에 인접한 행과 상기 셀로부터 1열 떨어진 또 다른 셀(140)에 기입되고 데이타 전송방향은 상기 어레이(139)의 최종열(158)에 배치된 인접한 행내의 셀(140)에 저장된 데이타를 전송하는 상기 어레이(139)의 또 다른 최종열(156)에 배치된 상기 행의 셀(140)을 제외하고 한 행에 존재하는 각 셀(140)에 대해 동일한 것을 특징으로 하는 프로세싱 유닛.
  18. 제 17 항에 있어서, 상기 또 다른 최종열(158)의 위치는 상기 어레이(139)에 저장된 데이타 워드 길이에 따라 가변성을 갖는 것을 특징으로 하는 프로세싱 유닛.
  19. 제 18 항에 있어서, 상기 직렬메모리(46)는 상기 어레이(139)의 한 행에 배치된 수정된 메모리 셀(160)을 포함하는데, 이 수정된 셀은 이 수정된 셀(160)중 하나에서 판독된 데이타가 상기 수정된 셀(160)들에서 2열 떨어진 셀(140)에 기입되는 점을 제외하고 상기 어레이 내의 데이타 전송은 다른 행에 위치한 셀(140)과 동일하고, 이로 인해 상기 어레이(139)에 접속된 입/출력 회로에 의해 유도된 지연이 제거되므로 상기 직렬메모리(46)를 통해 전달된 데이타에 의해 초래된 지연은 상기 어레이(139) 내의 셀(140, 160)의 행수에 비례하는 것을 특징으로 하는 프로세싱 유닛.
  20. 제 5 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 곱셈유닛(38)은 q점 복소 트위들 인자 연산을 실행하며, q는 상기 회로(30)내의 각 곱셈유닛(38)의 위치에 따른 짝수의 사각수이며, 상기 트위들 인자 연산은 상기 곱셈유닛(38)에 입력되는 데이타로 표시되는 복소 샘플점과 예정된 복소 트위들 인자와의 곱셈을 취하는 동작을 구비하는 것을 특징으로 하는 프로세싱 유닛.
  21. 제 20 항에 있어서, N이 256이고 제 1 입/출력단자(32)에서 제 2 입/출력(34)로 전달되는 경우, q값은 4, 16, 4, 256, 4, 16, 4인 것을 특징으로 하는 프로세싱 유닛.
  22. 제 21 항에 있어서, 상기 16점 및 256점 트위들 인자 연산들을 실행하는 곱셈유닛(38)은 승산기(54)에 동시에 입력되는 2개의 데이타 스트림으로 표시된 2개의 복소 오퍼랜드의 곱셈을 취하는 파이프라인 복소 승산기(54)를 포함하는데, 상기 또 다른 데이타 스트림으로 표시되는 적은 상기 승산기(54)로부터 출력되며, 상기 승산기(54)는 오퍼랜드의 두 계수를 곱함에 있어 이전의 부분 합을 나타내는 데이타를 부분적으로 나타내는 데이타에 가산할 때 부호 비트에서의 오버플로우를 방지하기 위해 사인확대 연산을 실행하여 새로운 부분 합을 나타내는 데이타를 생성함으로써 상기 다수의 부분적의 합은 상기 두 계수의 적이 되는 것을 특징으로 하는 프로세싱 유닛.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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