JPS62175866A - シグナルプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速フーリエ変換やディジタルフィルタ等のデ
ィジタル信号処理をソフトウェアで実現する実時間信号
処理プロセッサに関する。

〔従来の技術〕

実時間ディジタル信号処理の利点はアナログ技術では実
現できない様な高精度もしくは高安定性の保障されたフ
ィルタや変復調装置が実現できること、さらに、アナロ
グ信号処理では考えられなかった時変適応フィルタ等が
容易に実現できることなどが挙げられる。さらに詳しい
ディジタル信号処理の利点等については電子通信学会誌
１９８２年１２月号の１２８０頁より１２８４頁に記載
されている。

この様に多くの利点を持つディジタル信号処理も、その
反面美大な演算量を必要とする欠点を持っている。つま
り、実時間信号処理を行なうには、標本化された入力信
号ｌ標本当り標本化周期以内に与えられたディジタル信
号処理を行なわなくてはならず、例えば電話音声（８ｋ
Ｈｚａ本化）に対し４次の巡回形ディジタルフィルタ処
理を施す場合、１２５マイクロ秒の間に乗算８回、加算
８回の演算を必要とする。アナログ技術によるフィルタ
の実現は抵抗やコンデンサ等のアナログ素子を用いて低
消費電力かつ小型のものが容易に得られるため、上述し
た美大な演算量を１チップで実行する様なディジタルプ
ロセッサが存在しない限りディジタル信号処理技術がア
ナログ信号処理技術を完全に置換することはできない。

このために登場したものがシグナルプロセッサと称せら
れるディジタル信号処理用マイクロプロセッサである。

従来のシグナルプロセッサとしては、例えば、アイイー
イーイー・ジャーナル・オブ・ソリッドステート・サー
キッッ（Ｉ　Ｅ　Ｅ　Ｅ　Ｊｏｕｒｎａｌ　ｏｆＳｏｌ
ｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）第５Ｃ−１６巻
４号（１９８１年８月）の３７２頁より３７６頁に掲載
されたμＰＤ７？２０シグナルプロセッサや、エレクト
ロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ　）誌１９８２年、
２月２４日号の１０５頁より１００頁に掲載された７Ｍ
Ｓ３２０シグナルプロセツサがあるが、これ等には、 （１）大量のデータを実時間処理する必要性から、汎用
コンピュータや汎用マイクロコンビエータと異なりビッ
トパラレル乗算器を内蔵し、乗算器出力の累算を効率的
に行なうため、乗算器と累算器を直列接続した形式を採
っている、 （２）内部メモリのアドレス指定は、バスに接続された
カウンタやレジスタにより行ない、特にカウンタをアド
レス指定に用いることにより連続したアドレスに格納さ
れたデータを効率的に読み出すことが可能となる様に工
夫している、（３）演算形式は固定小数点で最上位ビッ
トが極性符号を、最上位ビットと次のビットの間に小数
点を有する２の補数表現のデータを取り扱っている、 などの共通点があった。

この様な共通点により、ディジタルフィルタ、とりわけ
、処理すべきデータがメモリ内部の連続アドレスに格納
されており、 蓄えられる という演算で指定されるＦＩＲフィルタなどは効率的に
処理できた。

〔発明が解決しようとする問題点〕

しかしながら、従来方式のシグナルプロセッサではディ
ジタル信号処理の他の基本的演算であるＦＦＴ　（ファ
ストフーリエ変換）などには効率的な処理ができなかっ
た。この理由は以下に示す通り、ＦＦＴでは演算を受け
るデータの格納アドレスが連続的でなく、このため、演
算に先立って複雑なアドレス操作が必要となるためであ
る。以下、ＦＦＴの詳細を必要な範囲で述べる。

ＦＦＴの詳細は例えば１９７５年プレンティス・ホール
（Ｐｒｅｎｔｉｃｅ　Ｉ（ａｌｌ）発行のディジタル・
シグナル・プロセッシング（Ｄｉｇｉｔａｌ　Ｓｉｇｎ
ａｌ　Ｐｒｏｃｅｓｓｉｎｇ）の２９０頁〜３２０頁に
詳しいが、８点ＦＦＴについて以下に述べる。

入力信号（ｘ　（ｉ）：　ｉ＝０．１．−１’ｔのＦＦ
Ｔスペクトルを（Ｘ　（ｋ）：に＝Ｏ，ｔ、・・・７）
とすると、 として求めるものである。ここで ｋ はひねり因子と呼ばれ、 とおけば、式（２）は、 となる。

この式（４）をすべてのｋについて求める信号のフロー
は、各演算の途中結果を各々利用しあうことで乗算量を
低減でき、第２図に示す通りである。

第２図において（ｘ　（ｉ）：　ｌ＝０．１．−７）は
人力信号のサンプル値であり、メモリに蓄えられること
を前提として左端にアドレスを示した。

また、（Ｘ　（ｉ）：　ｉ＝ｏ、ｌ、・・・７）がフー
リエ変換されたサンプル値であり、ひねり因子がシグナ
ルフローの一部に乗ぜられている様子が理解されよう。

なお、入力信号はアドレス番号のビット逆順に並べられ
ている。第２図は３役の処理から構成され、各段では、
例えばｙ。′とｙ２′より２０′と２２′を計算するバ
タフライと呼ばれる演算が基本となっており、このバタ
フライ演算は第３図に示す通りである。第３図は複素乗
算器１００゜複素加算器１０１．複素減算器１０２より
成っており、２つの複素信号ｙ、と３’Ｊより という演算を行なう回路である。まずｙｊにひねり因子
Ｗを複素乗算器１００で乗じ、複素加算器１旧にてｙ、
とＷ　ｙｊを加算する。また複素減算器１０２ではｙ、
からＷｙＪを減算し、式（５）を求めている。

ＦＦＴは複素入出力演算であるため、式（５）は実数演
算で述べると となる。一般的にＦＦＴを扱う場合は式（５）を用いて
説明した方が簡単であるため、明細書の詳細部では式（
６）を用いて説明するが、しばらくは式（５）を中心に
述べる。

第２図で示されるＦＦＴからも最初の段は互いに隣り合
ったデータ毎のバタフライ演算となるが、２段目ではバ
タフライ演算は２番地ずつ離れたアドレスの内容が、さ
らに３段目では３番地ずつ離れたアドレスの内容が必要
となる。また、ひねり因子も第１段ではＷＮ＋１のみが
必要であるが、第２段目ではＷや。とＷ２′が、さらに
、第３段目ではＷＮ　’　＋ｗＮ’、ｗＮ’、ｗ、３が
必要となり、メモリに（Ｗ、’。

ＷＮ’、　ＷＮ’、　ＷＮ’）を格納していても連続し
たアドレスの内容が次々と必要となるのは最終段だけで
あることが理解されよう。

この様にＦＦＴ演算では離散的なアドレス指定、特に２
の巾乗ずつ異゛なるアドレスの指定が必要となり、従来
のシグナルプロセッサでは効率的なプログラムが組めな
かった。

本発明の目的は、上述のような問題点を解決したシグナ
ルプロセッサを提供することにある。

〔発明の構成〕

本発明のシグナルプロセッサは、各々に２組の±１歩進
可能なレジスタが設けられ、前記２組のレジスタのどち
らか一方の内容もしくは前記２組のレジスタの加算内容
でアドレス指定でき、前記加算内容を前記２組のレジス
タのうちの一方のレジスタに格納できる第１及び第２の
メモリよりなる２組のメモリと、 前記２組のメモリの各々の出力を被乗数及び乗数入力端
子に接続し、被乗数及び乗数データの語長の倍語長の乗
算結果を出力する乗算器と、前記２組組のメモリの各々
にデータを供給あるいは前記２組のメモリの各々からデ
ータを供給するデータバスと、 前記２組のメモリの出力の各々の最下位ビット以下に複
数のゼロビットを付加して倍語長としたデータ、前記デ
ータバス上のデータの最下位ビット以下に複数のゼロビ
ットを付加して倍語長としたデータ、前記乗算器の倍語
長データ、及び後記倍語長演算バス上のデータのうちい
ずれか１つを選択する選択回路と、 前記選択回路の倍語長出力に対し多ビット桁シフトを行
なうシフタと、 前記シフタの内容と後記ビット位置回路の出力に対し倍
語長の算術論理演算を行なう演算回路と、前記演算回路
の倍語長出力を一時記憶するレジスタ群と、 前記レジスタ群の出力を前記選択回路へ伝える倍語長演
算バスと、 前記倍語長演算バスの下位複数ビットの順番をビットの
重みが逆となるデータと前記倍語長演算バスの内容デー
タとのいずれか一方を選択して前記演算回路へ伝えるビ
ット位置回路と、前記倍９吾長演算バスの上位語長骨の
データもしくは下位語長分のデータのいずれか一方を前
記データバスへ伝える切出回路と、 ±１及び２の巾乗歩進できるレジスタによりアドレス指
定され、前記データバスを介して前記乗算器にデータを
供給する第３のメモリと、を備えることを特徴としてい
る。

〔作用〕

まず、第２図のＦＦＴの流れ図からも理解される様にＦ
ＦＴの人力データの並びはビット逆順に並べ換えられる
。このため、メモリアドレスとして通常カウンタのビッ
ト逆順データをロードする必要がある。汎用性を失うこ
となくこの様な機能を実現するためには、算術論理演算
回路（ＡＬＬＩ）からの出力をビット逆順でメモリアド
レスレジスタに転送できれば良い。このビット逆順はＦ
ＦＴの最大処理データ数を２″とするとＡＬＬＩからの
下位ｎビットのみを配線でビット逆順してバスへ接続す
るバスを用意すれば２″以下のビット逆順も容易に実現
できる。例えば１０ビット分ビット逆順とした場合に２
ビットのビット逆順を行なう場合、ＡＬＵでは２８を累
算できる様にすれば、１回累算　Ａ　Ｌ　Ｕ　　　　　
：　００００００００００メモリレジスタ：　ｏｏｏｏ
ｏｏｏｏｏ。

２回累算　Ａ　Ｌ　Ｕ　　　　　：　０１００００００
００メモリレジスタ：　００００００００１０３回累算
　Ａ　Ｌ　Ｕ　　　　　：　１０００００００００メモ
リレジスタ：　０００００００００１４回累算　Ａ　Ｌ
　Ｕ　　　　　：　１１００００００００メモリレジス
タ：　ｏｏｏｏｏｏｏｏｉｔとなり、メモリレジスタに
は下位２ビットのビット逆順が行なえる。

第２図で示されるＦＦＴの流れ図を第３図で示されるバ
タフライ処理を中心にながめると、バクフライの組が次
の様にグループ分けできる。バタフライに入力される２
組のデータのアドレスの間に他のバタフライに入力され
るデータのアドレスを含んでいるバタフライの集合をバ
タフライグループと呼ぶことにする。このバクフライグ
ループの個数は１段目は４個、２段目は２個、３段目は
１個のバタフライグループに分割される。

さらに、同一バクフライグループでは第３図の’Ｉｔ　
に相当するバタフライ入力データの格納アドレスは１ず
つ異なり、第３図のｙ」に相当するバタフライ人力デー
タの格納アドレスは２の巾乗分異なる。また、１つのバ
タフライグループのｙｌに相当するデータのアドレスの
うち最も大きいものと、次のバタフライグループのｙＩ
に相当するデータのアドレスのうち最も小さいものとの
差は、２つのバタフライ入力データ間隔と等しい２の巾
乗とさらに１だけ異なる。この様子を示したのが第４図
であり、第４図では第２図の２段目に対応するバタフラ
イグループと最初のバクフライが記されており、最初の
バタフライへの人力データのアドレスＡとＢの差は２２
である。第１バタフライグループに属する２番目のバタ
フライへの人力データアドレスは各々１番目のバタフラ
イへの入力データアドレスを＋１ずつインクリメントし
たものとなっている。また、この第１バタフライグルー
プの最後のバタフライはアドレスＣの内容を用いたもの
であり、次の第２バタフライグループの最初のバタフラ
イの人力アドレスＡ′とＣの差は２２＋１だけ離れてい
る。

この様なアドレス生成を容易にするためには、アドレス
指定用に２つのレジスタＩ、Ｂを用意し、レジスタ■に
第３図のバタフライのｙＩに対応するアドレスデータを
、レジスタ已に２の巾乗（この場合は２２）を用意し、
第３図のｙ、のデータを読み出すにはレジスタ■で、ｙ
ｌのデータを読み出すにはレジスタＩとＢの和でメモリ
をアクセスし同一バタフライグループ内の次のバタフラ
イの人力アドレスを設定するにはレジスタＩをインクリ
メントすると良い。また、新しいバタフライグループに
移る場合はレジスタＩをインクリメントするとともに、
インクリメントしたレジスタＩの値とレジスタＢの値の
和をレジスタＩへ格納する機能があれば効率良くアドレ
ス発生が行なえる。

ここで重要なことは、ＦＦＴの信号は複素データである
ため、実部と虚部を持っており、実部と虚部のデータを
効率良く得るためには前述した２組のレジスタＩ、Ｂに
よりアクセスできるメモリを実部用と虚部州別々に必要
となる点である。

ＦＦＴ演算の他の特徴は同一バタフライグループではバ
タフライ入力側にかかるひねり因子がｅＸｐ（１／２π
Ｎ）の２の巾乗ずつ増加していくことで、第２図の２段
目では２′乗ずつ、３段目では２°乗ずつ増加している
。バタフライの加減算はオペランドの双方とも入力デー
タであるが、乗算はひねり因子とデータの積を得るため
に必要である。このため加減算に関しては実数部と虚数
部を分割して２組のメモリに記憶させ、同時に２つのメ
モリをアクセスする必要があったが、ひねり因子は固定
係数であるため、続出専用メモＩＪ　１組に実数部と虚
数部を蓄えていても、データを格納するメモリからの続
出データとひねり因子とが乗算されるため効率は落ちな
い。そこで１組の続出専用メモリと、このメモリをアク
セスするレジスタとして＋１及び＋２″歩進が可能なも
のを用意すれば、ひねり因子の読出しが第５図の様に行
なえる。ここで第５図は続出専用メモリのアドレスと内
容を示しており、偶数番地にひねり因子の実数部が、奇
数番地にひねり因子の虚数部が格納されており、アドレ
ス２１にはひねり因子の１乗の実数部、アドレス２１＋
１にはひねり因子のｉ乗の虚数部が蓄えられている。こ
のメモリをアクセスするのに±１歩進できるレジスタを
用いるのが便利なのは次の理由による。いま、データｙ
、とびねり因子ＷＮＩ′Ｉの積を考えると、 ｌｌＮ″・ｙ。

＝　（Ｒｅ　（ＷＮ’）　＋ｊｆｍ　（Ｉｌｈ”）　］
＋ｊＲｅ　（ｙ」）　Ｉｍ（Ｌ”）　＋ｊ１ｍ　（ｙ」
）　Ｒｅ　（Ｌ”）となる。よって、この積を求めるに
はひねり因子を Ｒｅ　　（Ｗ）＋”）、　　Ｉ　ｍ　　（ＷＨ″）、　
　ｒ　ｍ　　（ＷＮ＋）、　　Ｒｅ（Ｗｌ、″）の順に
読み出す必要があり、Ｒｅ（ｗ、”）から１ｍ（Ｗｌｌ
″）へは＋１、Ｉｍ（ＷＭ’）からＲｅ　（ＷＮ”　）
へは−１、アドレス指定レジスタを操作する必要がある
。次のバタフライに進むにはひねり因子因子がＷ８の２
の巾乗ずつ増加するため、＋２ｈの操作が望まれる。

また、演算回路では式（５）を実行することになるが、
式（５）における積は式（７）の様に与えられるため、
実数部／虚数部とも３項の積和演算となる（式（６）参
照）。この積和演算の演算精度を高く保つためには、連
続加算によるオーバーフローの問題と単精度乗算結果が
倍精度データとなり、これを単精度に丸めるための丸め
雑音の問題がある。これを汎用性を失うことなく実現す
るには、乗算結果を倍精度のまま２ビットシフトダウン
し、３項の累算を倍精度で行ない、演算結果を１ビット
シフトアツプした後、単精度に丸めると良い。乗算結果
を２ビットシフトダウンしたことで、データの値は１／
４に減少し、３回加算を行なっても途中でオーバーフロ
ーは発生しない。また、ひねり因子の絶対値は１である
から、３項の累算結果は最大１ビット増加している可能
性があり、２ビットシフトアツプするとオーバーフロー
を発生するが１ビットシフトアツプでは問題ない。この
結果、■バタフライ毎に１／２ずつダイナミックレンジ
は小さくなるが、これはアルゴリズム的に保証されたダ
イナミックレンジの縮小で、ＦＦＴの定義式には初めか
らこのスケーリングを含めたものもあり、問題とはなら
ない。この場合ＦＦＴの式（２）を、８”°　　　　　
　　２πＮ と定義を変えたことになる。１ビットシフトアツプした
後、単精度の丸めを行なえば丸めの回数は１バタフライ
当り１回となり高精度な演算が保証される。

〔実施例〕

第１図は本発明の一実施例であり、乗算器人力レジスタ
１，２）乗算器３、選択回路４、バレルシフタ５、算術
論理部６、レジスタファイル７、ピット位置回路８、ビ
ット切出回路９、データメモリ１０，２０、ペースレジ
スタ１１．２１、インデックスレジスタ１２．２２）加
算器１３，２３、読出専用メモリ３０、ポインタ３１、
入出力ポート４０、データバス５０、演算バス６０から
構成されている。

ここでレジスタ１．２）ペースレジスタ１１．２１は１
９８５年テキサスインスッルメンツ社発行の“ＡＬＳ／
Ａｓロジック・サーキッッ・データ・ブック（Ｌｏｇｉ
ｃ　Ｃ１ｒｃｕｉｔｓ　Ｄａｔａ　Ｂｏｏｋ）　”の４
−３２１頁より４−３２６頁記載のＩＣが、また、選択
回路４は同文献の４−１２３頁〜４−１２６頁記載のＩ
Ｃが、算術論理部６、加算器１３．２３は同文献の４−
１７５頁〜４−１８５頁記載のＩＣが、インデックスレ
ジスタ１２゜２２は同文献の４−１３９頁〜４−１４８
頁記載のＩＣが、レジスタファイル７は同文献の４−６
２１頁〜４−６２５頁記載のＩＣが利用できる。また、
バレルシフタ５は１９７７年ＡＭＤ社発行の“ショット
キー・アンド・ローパワー・ショットキー・データ・ブ
ック・インクルーディング・デジタル・シグナル・プロ
セッシング・ハンドブック（Ｓｃｈｏｔｔｋｙ　ａｎｄ
　ｌｏｗ−ｐｏｗｅｒ　５ｃｈｏｔｔｋｙ　Ｄａｔａ　
ＢｏｏｋＩｎｃｌｕｄｉｎｇ　Ｄｉｇｉｔａｌ　Ｓｉｇ
ｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｈａｎｄｂｏｏｋ”の
４−３３頁〜４−３６頁記載のＩＣが、乗算器３は同文
献の４−３頁〜４−８頁記載のＩＣが、人出力ボート４
０は同文献の４−１２３頁〜４−１２９頁記載のＩＣが
利用できる。また、データメモ１月０，２０は１９８２
年ＮＥＣＢｌｅｃｔｒｏｎｉｃｓ　Ｌｌ、　　Ｓ、Δ、
　Ｉｎｃ発行の１９Ｂ２ｃ　Ａ　Ｔ　Ａ　Ｌ　Ｏ０７５
頁〜７８頁記載のＩＣが、読出専用メモリ３０は同文献
の１３７頁〜１３９頁記載のＩＣが利用できる。ビット
位置回路８．ビット切出回路９．ポインタ３１について
は後述する。

第１図の詳細を説明するため、第２図で示した８点ＦＦ
Ｔを実行する場合について以下に各ステップ毎に説明す
る。

第１ステツプでは、まず人出力ポート４０から８黒人カ
データが人力され、ビット逆順にデータメモ！７１０．
２０に各々８黒人カデータの実数部及び虚数部を並べる
ところから説明する。まず、ピット位置回路８はレジス
タファイル７の下位１０ビットをビット逆順にするモー
ドに固定し、ビット切出回路９はピット位置回路８の出
力の下位単精度データをデータバス５０に載せるモード
に固定する。

バレルシフタ５はシフト量０のモードに設定し、選択回
路４はレジスタファイル７の内容を選択する様にしてお
く。データメモ’ＪＩ０．２０は各々インデックスレジ
スタ１２．２２でアクセスされるモードとする。また、
レジスタファイル７内の２つのレジスタの一方にゼロ、
他方に１２８をロードしておく。

入出力ポート４０に最初の実数部データＲｅ（ｘ（０）
）が人力されるとレジスタファイル７内のゼロを蓄えて
いるレジスタの出力が演算バス６０を介してビット位置
回路８に供給され、ビット位置回路８で下位１０ビット
のビット逆順操作が行われるが、この場合ゼロとなり、
次いでビット位置回路９で下位単精度分のビットの内容
がデータバス５０を介してインデックスレジスタ１２へ
転送される。

この場合インデックスレジスタ１２はゼロである。

第２ステツプでは、人出力ポート４０のデータＲｅ（Ｘ
（０））がデータメモリ１０に転送されるため、データ
メモリ１０のアドレスＯにＲｅ（ｘ（０））が格納され
、第２図のＸ（０）のポジションが得られる。

第３ステツプでは、次に人出力ポート４０に虚数部デー
タ１ｍ　（ｘ　（０）　）が入力されると、インデック
スレジスタ１２のゼロの値がデータバス５０を介しイン
デックスレジスタ２２へ転送される。

第４ステツプでは、次いで、人出力ボート４０に蓄えら
れたＩｍ　（ｘ　（０）　）がインデックスレジスタ２
２でアクセスされたデータメモリ２０のアドレス０に格
納され、第２図のｘ（０）の虚数部が用意できる。

第２のデータ人力以降基本的に；よ前述した４つのステ
ップで実行できる。つまり、入出力ポート４０に第２の
データＸ（１）の実数部Ｒｅ（ｘ　（１）　）が入力さ
れると、レジスタファイル７のゼロを保持しているレジ
スタに他の１２８を保持しているレジスタの内容が演算
パス６０１選択回路４、バレルシフタ５を介して算術論
理部６で加算され１２８を保持する結果となり、この結
果はビット位置回路８で下位１０ビットが’００１００
０００００　”から”　０００００００１００″′とな
り、ビット切出回路９によりデータバス５０上へ４　（
＝　”０００００００１００”）として伝えられ、イン
デックスレジスタ１２へ格納される。

人出力ポート４０内のＲｅ　（ｘ　（１）　）はデータ
バス５０を介しデータメモリ１０へ格納されるため、デ
ータメモリ１０のアドレス４にＲｅ　（ｘ　（１）　）
が格納され、第２図のｘ（１）のポジションと同一とな
る。

人出力ポート４０に第２のデータｘ（１）の虚数部１ｍ
　（ｘ　（１）　）が人力されるとインデックスレジス
タ１２の内容はデータバス５０を介してインデックスレ
ジスタ２２へ転送される。人出力ポート４０内のデータ
Ｉｍ　（ｘ　（１）　）はデータバス５０を介してデー
タメモリ２０に格納されるため、データメモリ２０のア
ドレス４にはＩｍ　（ｘ　（１）　）が格納され、第２
図のＸ（１）の虚数部が用意される。

同様に順次レジスタファイル７内の１２８を格納してい
るレジスタの内容を演算パス６０９選択回路４゜バレル
シフタ５．算術論理部６を介して他のレジスタに累算し
、この累算結果をビット位置回路８゜ビット切出回路９
を介してインデックスレジスタ１２へ転送し、このイン
デックスレジスタ１２の示すデータメモリ１０のアドレ
ス位置に人出力ポート４０の内容を書き込むことにより
実数部データのビット逆順並び換えが、また、インデッ
クスレジスタ１２の内容を他のインデックスレジスタ２
２へ転送することにより、インデックスレジスタ２２の
示すデータメモリ２０のアドレス位置に人出力ポート４
０の内容を書き込むことにより虚数部データのビット逆
順並び換えが合計４ステツプずつの動作で実現できる。

次にＦＦＴ演算を第２段目の最初のバタフライループの
最初のバタフライ演算について詳述する。

これに先立ち、ビット位置回路８はビット逆順を行わな
い通常モードに設定し、ビット切出回路９は上位単精度
分のビット数をデータバス５０に転送できる様にする。

また、ポインタ３１は０を保持するとともに、±１の歩
進とともに＋２２の歩進ができるモードとし、インデッ
クスレジスタ１２．２２の内容はゼロに、ペースレジス
タ１１．２１の内容ハ２に設定しておくものとする。第
２図により、第２段目の最初のバタフライに必要なデー
タのアドレスは０と２であり、アドレス２のデータにＷ
８゜を乗する必要があることが理解されよう。このため
、このバタフライ演算は以下の様に実行される。

まず、データメモリ１０をインデックスレジスタ１２の
内容０とペースレジスタ１１の内容２とを加算器１３で
加算して値２でアクセスし、データメモリ１０のアドレ
ス２に蓄えられている実数部データＲｅ（ｙ２　′）を
データバス５０を介さずに直接レジスタ１へ転送するパ
スを介して転送する。同時に、ポインタ３１は読出専用
メモリ３０のアドレス０に格納されているＲｅ　（ＷＭ
’）　　（第４図参照）が　読み出されデータバス５０
を介してレジスタ２へ転送される。この後ポインタ３１
は＋１されＩｍ（Ｗｇ’）を読出専用メモリ３０から読
み出す用意をする。以上で第１ステツプが終了する。

第２ステツプでは乗算器３はレジスタ１の内容Ｒｅ（ｙ
２′）とレジスタ２の内容Ｒｅ（ＷＮ’）の倍長ビット
分の積を出力し、選択回路４を介しバレルシフタ５によ
り２ビット分シフトダウンした結果、ｙ４Ｒｅ　（Ｗｓ
’）　Ｒｅ　（ｙ２’　）を算術論理部６を介してレジ
スタファイル７内の実数部累算用レジスタに蓄える。こ
れと同時に、ポインタ３１の内容で読出専用メモリ３０
をアクセスし、前述した様にＩｍ（ＷＮ’）をデータバ
ス５０を介してレジスタ１へ転送し、またインデックス
レジスタ２２に蓄えられた０とペースレジスタ２１に蓄
えられた２が加算器２３により加算されデータメモリ２
０をアクセスするため、データメモリ２０のアドレス２
に格納されているＩｍ（ｙ２′）が読み出されデータバ
ス５０を介さない専用パスでレジスタ２へ転送される。

以上で第２ステツプ力＜ａ番了する。

第３ステツプでは第２ステツプでレジスタ１及び２に格
納されたＩｍ（Ｌ’）とＩｍ（ｙ２’）（７）積が乗算
器３により倍長ビット数として得られ、選択回路４を介
し、バレルシフタ５により２ビット分シフトダウンされ
、この結果′／４１ｍ（ＷＮ。）Ｉｎ（ｙ２’）をレジ
スタファイル７内の実数部累算用レジスタに格納されて
いるスＲｅ（Ｗａ’）Ｒｅ（ｙ２’）より算術論理部６
で引き去り、前期レジスタファイル７内の実数部累算用
レジスタに蓄える。つまり’Ａ　ＣＲｅ　（ＷＮ’）　
Ｒｅ（ｙ２′）−Ｉｍ　（ＷＮ’）Ｉｍ、（ｙ２’））
が得られ、これはｙ２ＩにＷ、Ｉ。を乗じた正しい実数
部となっている。また、これと同時に、ポインタ３１で
示された読出専用メモリ３０の内容つまり第２ステツプ
と同様Ｉｍ（Ｗ、’）がデータバス５０を介してレジス
タ２へ転送され、また、インデックスレジスタ１２とペ
ースレジスタ１１との加算器１３による和である２でデ
ータメモリ１０をアクセスし、第１ステツプと同様Ｒｅ
　（Ｗ）＋’　）を読み出し、専用パスを介してレジス
タ１へ転送する。この後ポインタ３１を−１して読出専
用メモリ３０からＲｅ（Ｗ、’）を読み出す準備をする
。

第４ステツプではレジスタ１及び２に蓄えられたＩ　ｍ
　（ＷＮ’　）とＲｅ（ｙ２’）の積が乗算器３により
倍長ビット数で得られ、この結果は選択回路４を介しバ
レルシフタ５により２ビットシフトダウンされ、この結
果％Ｒｅ　（Ｖ２’　）１ｍ　（ＷＭ’）が算術論理部
６を介してレジスタファイル７の虚数部累算用レジスタ
に格納される。これと同時にポインタ３１によってアク
セスされる読出専用メモリ３０は第３ステツプで述べた
様にＲｅ（ＷＮ。）を出力し、データバス５０を介して
レジスタｌに転送され、また、インデックスレジスタ２
２とペースレジスタ２１との加算器２３による和である
２でデータメモリ２０をアクセスし、出力Ｉｍ（ｙ２’
）を専用パスを介してレジスタ２へ転送する。

第５ステツプではレジスタ１，２に蓄えられたＲｅ（Ｗ
、。）とＩｍ（ｙ２’）が乗算器３により倍長ビットの
積を出力し、これが選択回路４を介し、バレルシフタ５
により２ビットシフトダウンされ、この結果％Ｉｍ　（
ｙａ　　’　）　Ｒｅ　（ＷＮ’）はステップ４で述べ
たレジスタファイル７内の虚数部累算レジスタの内容と
算術論理部６で加算され、虚数部累算レジスタに格納さ
れる。よってレジスタファイル７内の虚数部累算レジス
タには、！４Ｉｍ　（ｌｌｌｕ’　）　Ｒｅ　（ｙ２’
　）　＋　′／／４Ｒｅ　（Ｌ’　）　１ｍ　（ｙ２’
　）が得られ、１／４倍されているもののデータｙ２′
とひねり因子Ｗ　、　Ｑの積の虚数部が正しく計算され
ている。

第６ステツプではインデックスレジスタ１２の内容（こ
の場合０）でアクセスされたデータメモリ１０の出力Ｒ
ｅ（ｙｏ　　′）は専用パスを介して選択回路４を介し
、下位ビットとして０を追加して倍長データとした後、
バレルシフタ５により２ビットシフトダウンし、′／／
４’Ｒｅ（ｙｏ’）とした後、算術論理部６ではレジス
タファイル７内の実数累算レジスタ内の ’Ａ　［Ｒｅ　（Ｙ２　’　）　Ｒｅ　（ＩＩＩＮ。）
　　１ｍ　（ｙ２’　）　Ｉｍ（Ｌ°）〕と加算してレ
ジスタファイル７内の第３のレジスタに格納する。この
結果レジスタファイル７内の第３レジスタには シイ２　　（Ｒｅ　（！１０　　’　　）　　＋Ｒｅ　
（Ｙ２　　”ｔ　　Ｒｅ　　（’；す、。）１ｍ　（ｙ
２　’　）　Ｉｍ（Ｌｏ）　）が格納されており、１／
４倍を除けば正しい０番地のバタフライの出力つまり式
（６）の第１式が計算されていることとなる。

第７ステツプではインデックスレジスタ２２の内容（こ
の場合０）でアクセスされたデータメモリ２０の出力１
ｍ（ｙｏ’）は専用バスを介して選択回路４を介し、下
位ビットとして０を追加して倍長データとした後、バレ
ルシフタ５により２ビットシフトダウンし、％Ｉｍ（ｙ
ａ’）とした後、算術論理部６ではレジスタファイル７
内の虚数部累算レジスタ内の ％　（Ｉｍ　（ｙ２’　）　Ｒｅ　（Ｌ’）　＋Ｒｅ　
（Ｙ２　’　）　Ｉｍ　（Ｌ’）　）と加算してレジス
タファイル７内の第４のレジスタに格納する。この結果
レジスタファイル７内の第４のレジスタには ’ｙＡ　［：Ｉｍ　（ｙｏ　’　）　＋１ｍ　（ｙ２’
　）　Ｒｅ　（Ｌ。）十Ｒｅ　（！／２　’　）　Ｉｍ
（Ｌ’）　］が格納されており、１／４倍を除けば正し
い０番地のバタフライの出力つまり、式（６）の第２式
が計算されている。

第８ステツプでは第６ステツプと同様インデックスレジ
スタ１２の内容（この場合０）でアクセスされたデータ
メモＩＪＩＯの出力Ｒｅ（ｙｏ’）は専用パスを介して
選択回路４を介し、下位ビットとして０を追加して倍長
データとした後、バレルシフタ５により２ビットシフト
ダウンし、ｙ４Ｒｅ（ｙ０′）とした後、算術論理部６
ではレジスタファイル内の実数部累算レジスタ内の％（
Ｒｅ（ｙ２’）Ｒｅ（Ｌ。）　　１ｍ（ｙ２’）１ｍ（
Ｌ’））を減算してレジスタファイル７内の第５のレジ
スタに格納する。この結果第５のレジスタには’Ａ　（
Ｒｅ　（ｙｏ　’　）　　　（Ｒｅ　（ｙ２’　）　Ｒ
ｅ　（Ｌ’　）Ｉｍ　Ｄ２　’　）　Ｒｅ　（Ｌ’）　
）　］が格納され、１／４倍を除けば正しい２番地のバ
タフライ出力つまり式（６）の第３式が計算されている
。

第９ステツプでは第７ステツプと同様インデックスレジ
スタ２２の内容（この場合０）でアクセスされたデータ
メモリ２０の出力Ｉｍ（ｙｏ’）は専用パスを介して選
択回路４を介し、下位ビットとし　て０を追加して倍長
データとした後、バレルシフタ５により２ビットシフト
ダウンし、ＺＩｍ（Ｖａ’）とした後、算術論理部６で
はレジスタファイル７内の虚数部累算レジスタ内の’Ａ
　（Ｉｍ　（ｙ２’　）Ｒｅ　（Ｌ’）　＋Ｒｅ　（Ｖ
２’　）１ｍ　（Ｌ。）　Ｅを減算し、レジスタファイ
ル７内の第６のレジスタに格納する。この結果第６のレ
ジスタには’Ａ　（１ｍ　（ｙｏ　’　）　−（１ｍ　
（ｙ２’　）　Ｒｅ　（Ｌ’）＋Ｒｅ　（ｙ２’　）　
［ｍ　（Ｌ°））〕が格納されており、１／４をのぞけ
ば正しい２番地のバタフライの内容つまり式（６）の第
４式が計算されている。

引きつづくステップ１０．１１．１２．１３は、各々、
ステップ６、　７．　８．９で得られたレジスタファイ
ル７内の各々のデータを演算バス６０１選択回路４を介
し、バレルシフタ５により１ビットシフトアツプし、算
術論理部６を介して各々のレジスタファイル７内のレジ
スタに格納する。この結果ステップ６、　７．　８．　
９で得られた１／４倍された答は各々１／２倍された答
となり、スケーリングを含んだＦＦＴの正しい答となっ
ている。

引きつづくステップ１４．１５．１６．１７ではステッ
プ１０、１１．１２．１３で得られた各々の結果を演算
バス６０゜ビット位置回路８．ビット切出回路９を介し
てデータバス５０に載せ、各々、インデックスレジスタ
１２でアクセスされるデータメモリ１０、インデックス
レジスタ２２でアクセスされるデータメモリ２０、イン
デックスレジスタ１２とペースレジスタ１１の内容を加
算器１３で加算した結果でアクセスしたデータメモリ１
０、インデックスレジスタ２２とペースレジスタ２１の
内容を加算器２３で加算した結果でアクセスしたデータ
メモリ２０の各々に転送することで完了する。

第２図のＦＦＴフローにおける２段目の第１バタフライ
グループ中の第２のバタフライの演算を行なうには、上
記ステップ１よりステップ１７と本質点に同じ演算を行
うが、ひねり因子がＷす０よりＷ　Ｎ２へ、またバタフ
ライの人出力アドレスが各々１ずつ加わるため、ステッ
プ１に先立ち、次のステップを追加する必要がある。

追加ステップ：インデックスレジスタ１２．２２を各々
＋１行い、ポインタ３１を＋２２歩進行う。

このステップを追加したことにより、インデックスレジ
スタ１２．２２でアクセスされるデータメモリ１０．２
０のアドレスは各々１であり、また、インデックスレジ
スタ１２．２２　とペースレジスタ１１．２１の内容を
加算器１３．２３で加算して得られるデータメモリ１０
．２０のアドレスは各々３となり、正しいバクフライの
人出力アドレスを与えている。

また、ひねり因子はＷＮ。より−２へ変るが、最初のバ
タフライの計算時のステップ３でポインタ３１の値は読
出専用メモリ３０に蓄えられたＲｅ（ＷＮ’）をアクセ
スすべく０となっており、ＷＮ２の実数部のアドレスは
第５図より明らかな様に４番地となるので、ポインタ３
１の２の巾乗歩進機能を用いて＋２２歩進し、正しい４
番地のアドレスを生成している。

以下、前述したバタフライのステップ１よりステップ１
７はメモリーアドレスが全てレジスタ１１゜１２）２１
．２２．３１による間接アドレス指定で実行されるため
、正しい第２バタフライの演算が実行できる。

第２図のＦＦＴフローにおける２段目の第１バクフライ
グループの第２バクフライ演算が終了した後、第２バタ
フライグループの第１バクフライ演算を行うためには、
基本的には第１バタフライグループの第１バタフライを
実行するステップ１よりステップ１７までと同一である
が、ひねり因子がＷ、０へ戻ること、及び、バタフライ
入出力アドレスが３ずつ増加するため、次の２つのステ
ップを第１バタフライグループの第１バタフライ演算の
ためのステップ１より１７までに先立って必要とする。

追加ステップ１：インデックスレジスタ１２及び２２の
内容（この場合各々１）とペースレジスタ１１及び２１
の内容（この場合は２）を加算器１３及び２３で各々加
算を行い、加算結果をインデックスレジスタ１２及び２
２へ格納するとともにポインタ３１にゼロをセットする
。

追加ステップ２：インデックスレジスタ１２及び２２を
＋１ずつインクリメントする。

以上の追加ステップによりインデックスレジスタ１２及
び２２の値は４となり、第２バクフライグループの最初
のバクフライの正しい人出力データアドレスを示す。ま
た、ポインタ３１もゼロにセットされるため、読出専用
メモリ３０の出力も正しいひねり因子Ｗ、＋１を発生す
る。

このため、これ等の追加ステップ以降第１バタフライグ
ループの計算と同一のステップをくり返せば良い。

第２のＦＦＴフローの第２段目が終了して第３段目に移
るときは、２つのバタフライ入出力アドレスの差が２よ
り４に変わりひねり因子もＷ、ＯとＷＮ’だけでなくＷ
Ｎ。、ＷＮ’、ＷＮ”、Ｗ−が必要となる。このため、
第２段目の最終バタフライグループの最終バタフライ演
算が終った時点で、第３段目バタフライグループの最初
のバタフライ演算を始める前に次の追加ステップを設け
ればよい。

追加ステップ１：インデックスレジスタ１２．２２にゼ
ロをロードする。

追加ステップ２：ペースレジスタ１１．２１　に４をロ
ードする。

追加ステップ３：ポインタ３１の２の巾乗歩進機能を２
′に設定する。

追加ステップ１．２により第３段目の最初のバタフライ
の入出力アドレスが設定され、追加ステップ３によりひ
ねり因子の増分が設定できたため、以降のステップは第
２図の第２段目の第１バタフライグループの処理と同一
である。ただし、第３段目はバタフライグループが１個
で４バタフライあるため、連続する４個のバクフライは
第２段目の第１バタフライグループのバクフライ演算を
４回連続して行なうだけで良い。

なお、バタフライ演算のステップの説明において、ステ
ップ６、　７．　８．　９は算術論理部にオーバーフロ
ー発生時にオーバーフローした極性方向の最大値に置き
換えるサチュレーションロジックが設けられている場合
には不要となり、その代わりにバレルシフタのシフト量
を最初から１ビットシフトダウンとしておけば良い。ま
たステップ１．０．１１．１２．１３は単なるデータ転
送だけであるため、バタフライグループからバタフライ
グループへの移動に伴う追加ステップをこれ等のステッ
プに埋めむことも可能である。

第６図は第１図のビット位置回路８の一例である。この
ビット位置回路は双方向ドライバ２００、単方向ドライ
バ２旧、選択回路２０２）インバータ２０３、入出力方
向指示端子２０４、ビット逆順指定端子２０５、結合端
子２１０〜２１７．２２０〜２２７から構成されており
、端子２２０より２２７までの８本の端子に８ビットで
示されるデータの各々のビット情報が加えられ、下位４
ビットをビット逆順に並べ換え、端子２１０より端子２
１７までに伝えるもので、端子２１０〜２１７までのデ
ータを端子２０４に加えられる信号により端子２２０〜
２２７へ伝えることができる様になっている。また、第
６図の双方向ドライバ２００及び単方向ドライバ２０１
　は１９８５年テキサスインスツルメンツ社発行のザ・
バイポーラ・デジタル・インテグレーテッド・サーキッ
ツ・データ・ブック・ＴＴＬ／インターフェース・サー
キッツ（Ｔｈｅ　ＢｉｐｏｌａｒＤｉｇｉｔａｌ　Ｉｎ
ｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｄａｔａ　Ｂｏ
ｏｋ　ＴＴ　Ｌ／Ｉｎｔｅｒｆａｃｅ　Ｃ１ｒｃｕｉｔ
ｓ）　’の７−３３０頁〜７−３３１頁記載のＩＣが、
選択回路２０２は同文献の７−１６２頁〜７−１６６頁
記載のＩＣが、インバータ２０３は同文献の６−２頁〜
６−３頁記載のＩＣが利用できる。

以下図面を参照しながら第６図を説明する。端子２２０
から２２７に加えられたデータをビット反転せずに端子
２１０から端子２１７へ伝えるには端子２０４に“Ｌ”
を加え、端子２０５に“Ｌ”を加える。この時端子２２
４から端子２２７までの信号は双方向ドライバ２００を
介して各々端子２１４より端子２１７に伝えられ、また
、端子２２０より端子２２３までの信号は選択回路２０
２によりそのままの順で端子２１０より端子２１３に伝
わる。この時端子２０４からの信号はインバータ２０３
によりＬ″を伝え単方向ドライバ２０１は出力を禁止し
ている。

次に端子２０５にＨ”を加えた場合を説明する。

この時、端子２２４より端子２２７までの信号は前述し
た様に双方向ドライバ２００を介して端子２１４より端
子２１７へ伝えられる。−万端子２１０より端子２１３
までの信号は選択回路２０２の入力端で端子２１３から
の信号をＬＳＢにくる様ビット順反転して接続されてお
り、端子２０５が“Ｈ”であるためにビ、ソト反転した
入力端が選ばれ端子２１０より端子２１３には端子２２
０より端子２２３までの信号がビット反転して伝えられ
る。さらに端子２０４を“Ｈ”にするとインパーク２０
３により選択回路２０２は出力を禁止され、双方向ドラ
イバ２００．単方向ドライバ２０１共に端子２２０〜２
２７方向に開かれるため、端子２１０より２１７までの
信号が端子２２０より２２７へ伝えられる。

第７図は第１図のビット切出回路９の一例である。この
ビット切出回路は、選択回路３００．３０１、切出指定
端子３０２）挿入指定端子３０３、切出／挿入端子３０
４、インバータ３０５、端子３１０〜３１３、端子３２
０〜３２７から構成される。選択回路３００．３０１は
第６図の選択回路２０２と同じＩＣが利用できる。

まず、端子３２０より端子３２７に加えられた８ビット
データの上位８ビットを端子３１０より端子３１３に伝
える場合を考える。この時、端子３０４より加えられた
゛Ｌ″信号により選択回路３０１は出力を禁止され、か
つ、端子３０４より加えられた“Ｌ″信号インバータ３
０５によりＨ″′に変えられて選択回路３００に伝えら
れ、出力を許可される。この時端子３０２に“Ｈ”が加
えられると、端子３２４より３２７までの信号が端子３
１０より３１３に伝えられる。

端子３０４に加えられた信号をそのままにしておき、端
子３０２に加えられる信号を“Ｌ　”とすると、端子３
２０より３２３までの信号が選択回路３００により選択
され、端子３１０より３１３へ伝えられる。

次に端子３０４に“Ｈ”を加えるとインバータ３０５に
より選択回路３００にはＬ′°が伝えられ出力を禁止さ
れる。反対に、選択回路３０１には“Ｈ１１が伝えられ
るため出力が許可される。

いま、端子３０３に′Ｈ″を加えると選択回路３０１は
端子３１０より３１３までの信号の下位４ビットにゼロ
を加えた入力を選択するため、端子３２０より３２３ま
ではゼロが、端子３２４より３２７までは端子３１０よ
り３１３までの信号が伝わる。

次に端子３０３にＬ”を加えると選択回路３０１は他方
の入力信号を選択するため、端子３２０より３２３まで
に端子３１０より３１３までの信号が、端子３２４より
３２７まではゼロが伝わる。

第８図は第１図のポインタ３１の一例である。このポイ
ンタは出力レジスタ４００．加算器４０１１選択回路４
０２．レジスタ４０３．アンドゲート４０４．出　力　
端子４１０．バス接続端子４２０．データロード端子４
０５から構成されている。レジスタ４００．４０３は第
１図のレジスタ１．２と同じＩＣが、また加算器４０１
は第１図の加算器１３と同じＩＣが、選択回路４０２は
第１図の選択回路４と同じＩＣが利用できる。

まず、ポインタにバスの内容をロードする時は選択回路
４０２はバス接続端子４２０からの信号を選択し加算器
４０１に伝える。この時端子４０５は″Ｌ　”となって
おり、アンドゲート４０４は閉となっており、このため
、加算器４０１は選択回路４０２の出力とアンドゲート
４０４の出力“０″を加算してレジスタ４００に伝える
。よって出力端子４１０にはバス接続端子４２０の値が
現れる。

次に＋１演算について述べる。この時端子４０５は“Ｈ
”となり加算器４０１にはレジスタ４００の値が伝えら
れる。また選択回路４０２は＋１人力を選択しており、
この結果、加算器４０１はレジスタ４００の値に＋１し
た値を出力し、これがレジスタ４００に加えられるため
、レジスタ４００の出力は先程までの値に＋１されたも
のが出力される。

次に−１歩進について述べる。この時もアンドゲート４
０４は開となっており加算器４０１にレジスタ４００の
値を伝えている。また選択回路４０２は−１を選択し、
加算器４旧に伝えているため加算器４０１の出力は先程
までのレジスタ４００の値に−１された値となり、これ
が新しくレジスタ４００にセットされ、端子４１０より
出力される。

次に２の巾乗歩進について述べる。この時まず始めに２
の巾乗の値をまずバスより端子４２０を介してレジスタ
４０３に設定しておく。この値を今２ｈとすると、選択
回路４０２はレジスタ４０３の内容２ｈを選択し、加算
器４０１に伝える。アンドゲート４０４はこの場合も開
であり、レジスタ４００の値を加算器４０１に伝えてい
る。このため、加算器４旧は先程までのレジスタ４００
の値に２″を加えた値を出力し、これが新しくレジスタ
４００にセットされ、端子４１０より出力される。

〔発明の効果〕

以上の様に本発明に従えば、ＦＦＴのデータに対するア
ドレス演算とひねり因子に対するアドレス演算を連続的
に発生できるだけでなく、倍長データでの演算を行うた
めに高精度な処理が可能となる。

特に信号処理においてはデータ長が２４ビットないし３
２ビットで必要なものも多く、これに対し、メモリ容量
は１チップＬＳＩ化を考えると高々１０２４語程度であ
るから、アドレス生成用に用いる分散された加算器も小
さくて良く小型低消費電力シグナルプロセッサを実現す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、 第２図は信号処理の一例を示す図、 第３図は第２図の一部を説明するための図、第４図は第
２図の他の一部を説明するための図、第５図は続出専用
メモリのアドレスと内容を示す図、 第６図は第１図のビット位置回路の一例を示す図、 第７図は第１図のビット切出回路の一例を示す図、 第８図は第１図のポインタの一例を示す図である。 ■、２　　・・・・・・・・・・・・　レジスタ３　・
・・・・・・・・・・・・・・・・・　乗算器４　・・
・・・・・・・・・・・・・・・・　選択回路５　・・
・・・・・・・・・・・・・・・・　バレルシフタ６　
・・・・・・・・・・・・・・・・・・　算術論理部７
　・・・・川・・・・・・・・・・・　レジスタファイ
ル８　・・・・・・・・・・・・・・・・・・　ビット
位置回路９　・・・・・・・・・・・・・・・・・・　
ビット切出回路１０．２０　　・・・・・・・・・・・
・　データメモリ１１、２１　　・・・・・・・・・・
・・　ペースレジスタ１２）２２　　・・・・・・・・
・・・・　インデックスレジスフ１３、２３　　・・・
・・・・・・・・・　加算器３０　　・・・・・・・・
・・・・・・・・・・　読出専用メモリ３１　　・・・
・・・・・・・・・・・・・・・　ポインタ４０　　・
・・・・・・・・・・・・・・・・・　入出力ポート５
０　　・・・・・・・・・・・・・・・・・・　データ
バス６０　　・・・・・・・・・・・・・・・・・・　
演算ハス代理人　弁理士　　岩　佐　義　幸 第１図 ドＰ−トＰ−トドトド １０１　　カロ１１器 第３図 ２　段目 第４図 第５図 第６図 第７図 第８図 手３売釘ＴＴ　ＬＥで） 昭和　　年　　月　　日

Claims (3)

【特許請求の範囲】
1. （１）各々に２組の±１歩進可能なレジスタが設けられ
   、前記２組のレジスタのどちらか一方の内容もしくは前
   記２組のレジスタの加算内容でアドレス指定でき、前記
   加算内容を前記２組のレジスタのうちの一方のレジスタ
   に格納できる第１及び第２のメモリよりなる２組のメモ
   リと、 前記２組のメモリの各々の出力を被乗数及び乗数入力端
   子に接続し、被乗数及び乗数データの語長の倍語長の乗
   算結果を出力する乗算器と、前記２組のメモリの各々に
   データを供給あるいは前記２組のメモリの各々からデー
   タを供給するデータバスと、 前記２組のメモリの出力の各々の最下位ビット以下に複
   数のゼロビットを付加して倍語長としたデータ、前記デ
   ータバス上のデータの最下位ビット以下に複数のゼロビ
   ットを付加して倍語長としたデータ、前記乗算器の倍語
   長データ、及び後記倍語長演算バス上のデータのうちい
   ずれか１つを選択する選択回路と、 前記選択回路の倍語長出力に対し多ビット桁シフトを行
   なうシフタと、 前記シフタの内容と後記ビット位置回路の出力に対し倍
   語長の算術論理演算を行なう演算回路と、前記演算回路
   の倍語長出力を一時記憶するレジスタ群と、 前記レジスタ群の出力を前記選択回路へ伝える倍語長演
   算バスと、 前記倍語長演算バスの下位複数ビットの順番をビットの
   重みが逆となるデータと前記倍語長演算バスの内容デー
   タとのいずれか一方を選択して前記演算回路へ伝えるビ
   ット位置回路と、 前記倍語長演算バスの上位語長分のデータもしくは下位
   語長分のデータのいずれか一方を前記データバスへ伝え
   る切出回路と、 ±１及び２の巾乗歩進できるレジスタによりアドレス指
   定され、前記データバスを介して前記乗算器にデータを
   供給する第３のメモリと、 を備えることを特徴とするシグナルプロセッサ。
2. （２）特許請求の範囲第１項に記載のシグナルプロセッ
   サにおいて、前記２組のメモリに各々設けられた前記２
   組のレジスタのうち、いずれか一方を下位複数ビットだ
   けを歩進できる様にしたことを特徴とするシグナルプロ
   セッサ。
3. （３）特許請求の範囲第１項または第２項に記載のシグ
   ナルプロセッサにおいて、全体が１チップ大規模集積回
   路で構成されていることを特徴とするシグナルプロセッ
   サ。