KR100762281B1 - 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치 - Google Patents

고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치 Download PDF

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Abstract

본 발명은 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를 이용한 트위들 팩터 생성 장치에 관한 것이다.
고속 푸리에 변환(FFT: Fast Fourier Transform) 프로세서를 구현함에 있어, 메모리 주소를 계산하는데 필요한 트위들 팩터의 수를 줄여 메모리의 면적을 감소시킨다. 즉, R22SDF(Radix-2-Square Single-path Delay Feedback) 방식의 FFT 프로세서 구현에 있어 트위들 팩터가 저장될 메모리 크기를
Figure 112006042239796-pat00001
로 줄임으로써, IC 칩 면적을 최소화하고 전력 소비를 줄일 수 있다.
고속 푸리에 변환, 트위들 팩터, 회전 인자, 메모리

Description

고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를 이용한 트위들 팩터 생성 장치{Memory address counter and memory control unit for Radix-2-square SDF FFT}
도 1은 종래 기술에 따른 N=256에 대한 R22SDF 방식 FFT 프로세서의 구조도이다.
도 2는 일반적인 N=16에 대한 R22SDF 방식 FFT의 신호 흐름도이다.
도 3은 일반적인 N=256에 대한 R22SDF 방식 FFT의 트위들 팩터 순서열의 예시도이다.
도 4는 본 발명의 실시예에 따른 R22SDF FFT의 트위들 팩터 값을 N=64 변환인 경우에 대해 복소 좌표의 예시도이다.
도 5는 본 발명의 실시예에 따른 R22SDF FFT의 트위들 팩터 생성 장치의 구조도이다.
도 6은 본 발명의 실시예에 따른 트위들 팩터 생성 방법이다.
도 7은 본 발명의 실시예에 따른 트위들 팩터 생성 장치의 제어 신호의 시간에 따른 변화를 나타낸 도면이다.
본 발명은 고속 푸리에 변환 시스템에 관한 것으로, 보다 자세하게는 트위들 팩터의 수를 줄여 메모리 면적을 감소시킬 수 있는 메모리 주소 생성 방법 및 그를 이용한 트위들 팩터 생성 장치에 관한 것이다.
IEEE 802.16 Wireless MAN, IEEE 802.11 Wireless LAN과 같은 무선 통신 시스템과 DMB(Digital Multimedia Broadcasting)와 같은 디지털 방송 등에서 직교 주파수 분할 다중(Orthogonal Frequency Division multiplexing, 이하 OFDM이라 지칭) 기술이 이용된다. 이때 OFDM에서 가장 중요한 구성 요소 중 하나로 고속 푸리에 변환(Fast Fourier Transform, 이하 FFT라 지칭) 프로세서가 있다.
FFT는 이산 푸리에 변환(DFT: Discrete Fourier Transform)을 고속으로 연산하기 위한 알고리즘으로, 이산 푸리에 변환의 수식은 다음 [수학식 1]과 같이 정의된다.
Figure 112006042239796-pat00002
여기서, X(K)는 푸리에 변환의 결과이고, x(n)은 FFT의 입력 데이터열, WN은 트위들 팩터(twiddle factor, 회전인자)이며, 이들 값은 모두 복소수 형태를 띈다. 이때 트위들 팩터라 함은, 시간 신호를 주파수 신호로 변환하기 위해 사용되며 주기함수이다. FFT는 [수학식 1]을 실제로 구현하는데 널리 이용된다.
무선 통신이나 디지털 방송을 비롯하여 실시간 처리가 요구되는 신호 처리 시스템에서 FFT의 구현은 더 빠른 속도를 지원하고, 더 적은 IC(Integrated Circuit) 칩 면적을 필요로 한다. 이러한 요구를 만족시키기 위해 다수의 상이한 FFT 구현 방식이 존재하며, 잘 알려진 방식으로는 R2MDC(Radix-2 Multi-path Delay Commutator), R2SDF(Radix-2 Single-path Delay Feedback), R4SDF(Radix-4 Single-path Delay Feedback), R4MDC(Radix-4 Multi-path Delay Commutator), R4SDC(Radix-4 Single-path Delay Commutator) 등이 있다.
이들은 각기 서로 다른 특징을 가지며, 이들을 비교한 결과 다음과 같은 특성을 갖는다. 먼저 DF(Delay Feedback)는 항상 DC(Delay Commutator)보다 메모리 효율 측면에서 우수하다. 이것은 저장된 버터플라이(butterfly) 연산의 결과가 바로 복소곱셈기에 의해 사용되기 때문이다.
그리고, 기수-4(Radix-4)방식은 기수-2(Radix-2)방식에 비해 곱셈의 효율 면에서 우수하다. 그러나, 기수-2 방식의 경우 버터플라이 구조가 기수-4 보다 간단하여 사용하기 쉬운 장점이 있다.
여기서 기수-4 방식과 기수-2 방식의 장점만을 결합한 Shousheng He에 의해 고안되어 1997년 공개(WO97/019412)된 FFT에 대하여 다음 도 1을 통해 설명하기로 한다.
도 1은 종래 기술에 따른 N=256에 대한 R22SDF 방식 FFT 프로세서의 구조도이다.
도 1에 도시된 R22SDF 방식 FFT는 기수-2의 간단한 버터플라이 구조와 기수-4의 곱셈의 복잡성을 유지하여 기능의 효율성과 구현의 용이성 때문에 최적의 FFT 구현 방식의 하나이다. 도 1에 도시된 바와 같이, 입력 데이터열은 한 쌍으로 구성되어 동작하는 버터플라이 유닛(19, 20)으로 전달된다.
버터플라이 유닛(19, 20)은 각각 128 귀환 레지스터(feedback register)(11)와 64 귀환 레지스터(12)를 가지고 복소수 가산, 감산 기능을 수행한다. 버터플라이 유닛(19, 20)의 계산 결과는 복소 곱셈기(27)에서 트위들 팩터 W1(n)과 곱해지고, 그 결과는 다음 버터플라이 유닛(21, 22)으로 전달된다. 버터플라이 유닛(21, 22)으로 전달된 결과는 W2(n)과 복소 곰셈기(28)에서 복소 곱셈 과정을 거쳐 다음 버터플라이 유닛(23, 24)으로 전달된다.
마찬가지로 버터플라이 유닛(23, 24)의 계산 결과는 복소 곱셈기(29)에서 트위들 팩터 W3(n)과 곱해져 다음 단 버터플라이 유닛(25, 26)으로 계산 결과가 전달되고, 마지막 버터플라이 유닛 쌍(25, 26)을 거치면 최종 출력 결과 열인 X(k)가 출력된다. 버터플라이 유닛(19, 21, 23, 25)은 타입 1이라 불리며, 타입 2인 버터플라이 유닛(20, 22, 24, 26)과는 상이한 구조이다.
이와 같이 R22SDF 방식 FFT 역시 다른 모드 방식의 FFT와 마찬가지로 트위들 팩터의 복소수 곱셈 연산을 수행한다. 이때 트위들 팩터 값들은 메모리에 저장되었 다가 사용되는 것이 일반적인 방법이며, FFT의 변환 크기(N)가 클수록 저장하여야 할 트위들 팩터의 수는 많아지고, 이는 더 많은 메모리 영역을 요구한다.
더 많은 메모리는 IC 칩 면적을 많이 차지하고, 더 많은 전력 소모를 요구한다. 일반적으로 R22SDF 방식 FFT에서 변환 크기 N의 FFT 변환을 수행한다면 N개의 트위들 팩터 메모리를 가지고 있어야 한다.
FFT 프로세서에서 트위들 팩터가 차지하는 메모리 면적을 감소시키기 위한 M. Hasan과 T.Arslan의 알고리즘이 있다. 이 알고리즘을 통해 기수-2의 FFT에 대해 트위들 팩터의 대칭성을 이용하여 전체 트위들 팩터를 블록화 함으로써
Figure 112006042239796-pat00003
개의 트위들 팩터를
Figure 112006042239796-pat00004
개로 감소시켰다.
그러나, 이 알고리즘은 기수-2의 방식에서만 적용된다. 또한 나누어진 각 블록별로 다른 메모리 어드레스 계산식과 출력식이 요구되며, 모든 블록에게 공통적으로 적용되는 계산식과 구현 구조가 제시되지 못하였다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, R22SDF 방식 FFT를 구현함에 있어, 트위들 팩터의 수를 줄여 트위들 팩터의 저장에 필요한 메모리 면적을 감소시킬 수 있는 방법 및 장치를 제공한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 특징인 트위들 팩터 생성 장치는, 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터를 생성하는 장치에 있어서,
이미 생성되어 있는 제1 트위들 팩터를 토대로 제2 트위들 팩터에 대한 임시 주소 값을 생성하고 상기 임시 주소 값을 토대로 메모리 주소 값을 생성하며, 상기 생성된 제2 트위들 팩터에 대한 임시 주소 값을 토대로 제어 신호를 출력하는 메모리 주소 계산부; 상기 메모리 주소 계산부로부터 출력된 상기 제2 트위들 팩터의 메모리 주소 값에 대응하여 제2 트위들 팩터 값을 저장하며, 상기 제2 트위들 팩터 값을 실수부와 허수부로 출력하는 트위들 팩터 저장부; 및 상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력된 제2 트위들 팩터 값을 상기 시스템으로 출력하는 제어부를 포함한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 또 다른 특징인 트위들 팩터의 메모리 주소 생성 방법은, 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터의 메모리 주소를 생성하는 방법에 있어서,
(a) 제1 트위들 팩터를 토대로 제2 트위들 팩터의 임시 주소 값을 유도하여 생성하는 단계; (b) 상기 생성된 임시 주소 값을 토대로 상기 시스템을 제어하는 제어 신호를 생성하는 단계; 및 (c) 상기 생성된 임시 주소 값과 상기 제어 신호를 토대로 상기 제2 트위들 팩터 값의 메모리 주소 값을 생성하여 출력하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상 세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시예에 대하여 설명하기 전에, 일반적인 R22SDF 방식 FFT의 신호 흐름과 트위들 팩터 순서열에 대하여 도 2 및 도 3을 참조하여 설명하기로 한다.
R22SDF 방식 FFT는 상기 [수학식 1]의 DFT 식에서 n, k를 다음 [수학식 2]의 3차원 선형 지수(3-dimensional linear index)로 분해하여, [수학식 3]으로 재구성한다.
Figure 112006042239796-pat00005
Figure 112006042239796-pat00006
여기서,
Figure 112006042239796-pat00007
Figure 112006042239796-pat00008
이다.
여기서, [수학식 2]에 표시된 "<" 또는 ">"는 부등호를 나타내는 것이 아니라, n1, n2, n3 값에 의한 조합을 의미한다. 상기 [수학식 3]에 의한 R22SDF 방식 FFT의 신호 흐름도를 N=16인 경우로 나타낸 것이 도 2에 도시된 신호 흐름도이다.
도 2는 일반적인 N=16에 대한 R22SDF 방식 FFT의 신호 흐름도이다.
도 2에 도시된 바와 같이, 입력 신호들은 상기 도 1의 버터플라이 쌍 BF2Ⅰ과 BF2Ⅱ의 연산을 거쳐 트위들 팩터
Figure 112006042239796-pat00009
와 복소 곱셈 연산을 수행한다. 도 2의 트위들 팩터를 참고하면 N 변환 FFT를 수행할 경우 N개의 트위들 팩터를 곱해야 하고, 이것은 곧 N개의 트위들 팩터를 저장할 메모리가 필요함을 의미한다. 여기서 FFT의 변환 크기를 나타내는 N은 OFDM 방식에서 사용되는 부반송파의 수를 의미하기도 하며, 시스템에서 미리 결정될 수 있다.
즉, 도 1에 도시된 실시예로 본다면, W1(n)을 위해 256개의 복소 트위들 팩터 저장 메모리, W2(n)을 위한 64개의 복소 트위들 팩터 저장 메모리, W3(n)을 위 한 16개의 복소 트위들 팩터 저장 메모리가 있어야 함을 의미한다.
도 2에 도시된 바와 같이 k1과 k2의 조합에 따라 네 가지 경우의 트위들 팩터 계열이 존재함을 알 수 있으며, 이를 토대로 제시된 것이 도 3의 트위들 팩터 순서열이다.
도 3은 일반적인 N=256에 대한 R22SDF 방식 FFT의 트위들 팩터 순서열의 예시도다.
도 3을 살펴보면, R22SDF의 트위들 팩터는 N 변환을 수행하는 한 번의 주기동안 네 번의 계열이 동등하게 순서대로 곱해진다. 각각의 계열을 살펴보면, 지수가 0씩 증가하는 0번 계열, 지수가 2씩 증가하는 2번 계열, 지수가 1씩 증가하는 1번 계열 및 지수가 3씩 증가하는 3번 계열의 네 가지 계열이 존재한다.
N=256의 변환을 수행한다면, 총 256개의 트위들 팩터가 복소 곱셈을 수행하며, 0번 계열 트위들 팩터가
Figure 112006042239796-pat00010
에서
Figure 112006042239796-pat00011
까지 총 64번, 그 다음 2번 계열의 트위들 팩터가
Figure 112006042239796-pat00012
에서
Figure 112006042239796-pat00013
까지 총 64번 복소 곱셈기(27, 28, 29)로 입력된다. 그 다음 1번 계열의 트위들 팩터가
Figure 112006042239796-pat00014
에서
Figure 112006042239796-pat00015
까지 총 64번, 마지막으로 3번 계열 트위들 팩터가
Figure 112006042239796-pat00016
에서
Figure 112006042239796-pat00017
까지 총 64번 복소 곱셈기(27, 28, 29)로 입력된다. 여기서 트위들 팩터 순서는 변환 크기 N이 다를 경우에도 동일한 형태이며, 트위들 팩터의 밑이 바뀌고 각 계열의 개수가 N/4로 변할 뿐이다.
다음은 본 발명의 실시예에 따라 생성되는 트위들 팩터 값들에 대하여 도 4 를 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 R22SDF FFT의 트위들 팩터 값을 N=64 변환인 경우에 대해 복소 좌표의 예시도이다.
도 4에 도시된 숫자들은 N = 64 트위들 팩터의 지수들을 나타낸다. 예를 들어, 15번은
Figure 112006042239796-pat00018
을 나타낸다. 도 4에 도시된 바에 따르면, 본 발명의 실시예에 따른 트위들 팩터는 대칭성을 가진다.
예를 들어, 6번과 7번 트위들 팩터는 8번 트위들 팩터를 기준으로 9번과 10번 트위들 팩터와 대칭이다. 즉, 7번 트위들 팩터의 실수 값과 허수 값을 바꾸고 각각의 부호를 변환함으로써 9번 트위들 팩터 값을 얻을 수 있다.
또 다른 예로써, 18번 트위들 팩터는 14번 트위들 팩터와 허수축 대칭이다. 또한, 2번과 14번 트위들 팩터가 8번 트위들 팩터를 기준으로 대칭이므로, 결과적으로 18번 트위들 팩터값은 2번 트위들 팩터값으로부터 이끌어낼 수 있다.
마찬가지로 N=64의 모든 트위들 팩터값들은 이러한 대칭성을 이용하면 단지 0번부터 8번까지의 트위들 팩터로부터 유도가 가능하다. 즉, 본 발명의 실시예를 통해 달성하고자 하는 트위들 팩터 저장 메모리 감소의 목적을 이루기 위해, 단지 메모리 안에 0번부터 8번까지의 트위들 팩터만 저장하여 메모리의 크기를
Figure 112006042239796-pat00019
로 감소시킬 수 있다.
여기서 주목할 것은, N=64의 모든 트위들 팩터는 N=256의 트위들 팩터 메모 리로부터 얻을 수 있다는 것이다. 일 예로써
Figure 112006042239796-pat00020
=
Figure 112006042239796-pat00021
이다. 즉, N=64의 트위들 팩터의 지수에 4배에 해당하는 번호를 찾으면 되는 것이므로, N=64의 15번 트위들 팩터는 N=256의 60번 트위들 팩터와 동일하다. 따라서, 상기 도 1의 N=256 FFT 구조에서 W1(n)을 저장할 33개(=
Figure 112006042239796-pat00022
) 트위들 팩터 메모리 하나만으로 나머지 W2(n), W3(n) 트위들 팩터가 모두 유도될 수 있다.
Figure 112006042239796-pat00023
상기 [표 1]은 도 4에 도시된 N=64 트위들 팩터의 번호들과 대칭성을 이용하여 유도된 0번부터 8번까지 각각의 해당 트위들 팩터를 나타내었다. 실제 구현시 [표 1]과 같이 트위들 팩터 번호(즉, 트위들 팩터의 메모리 주소)를 유도하기 위해서는 다음 [수학식 4]를 이용한다.
Figure 112006042239796-pat00024
여기서,
Figure 112006042239796-pat00025
는 트위들 팩터의 주소에 대한 임시 계산 값으로써, 하기 [수학식 5]의 세 가지 경우에 따라 유도된 트위들 팩터의 메모리 주소 An이 정해진다. S는 부호를 나타내는 값으로써 -1과 1의 두 값을 번갈아 가지며, 초기 값은 1로 설정한다.
NQ는 각 계열을 표시하는 변수로, 해당 계열 연산시 0, 2, 1, 3의 값을 가지고 그 만큼 주소 값을 증감시킨다. 즉, n번째 임시 주소 값
Figure 112006042239796-pat00026
를 계산하기 위해서는, 트위들 팩터의 부호 값과 트위들 팩터의 계열을 나타내는 변수 값을 곱한 후, 바로 이전의 트위들 팩터 주소 값인 n-1의 트위들 팩터의 주소 값과 더한 값으로 계산한다.
Figure 112006042239796-pat00027
여기서, D는 트위들 팩터의 최소 대칭점을 의미한다. N 변환의 경우, D =
Figure 112006042239796-pat00028
로 얻을 수 있으며, 도 4의 설명에서 N=64의 경우 D는 8이다. 이와 같이, 상기 [수학식 4]와 [수학식 5]를 통해 [표 1]의 모든 트위들 팩터 번호를 순차적으로 쉽 게 얻을 수 있다.
다시 말해, 상기 [수학식 4]를 통해 구해진 n 번째 트위들 팩터의 임시 주소 값과 트위들 팩터의 최소 대칭점을 비교한다. 임시 주소 값이 크거나 같은 경우 n 번째 트위들 팩터의 메모리 주소 값은 트위들 팩터의 최소 대칭점을 두 배한 후 n 번째 트위들 팩터의 임시 주소 값만큼 감산한 값으로 설정한다. 또한, n 번째 트위들 팩터의 임시 주소 값이 0 이하인 경우, n 번째 트위들 팩터의 메모리 주소 값은 n 번째 트위들 팩터의 임시 주소 값의 부호를 반전한 값으로 설정한다.
다음은 트위들 팩터를 생성하기 위한 장치에 대하여 도 5를 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 R22SDF FFT의 트위들 팩터 생성 장치의 구조도이다.
도 5를 살펴보면, 트위들 팩터 생성 장치는 트위들 팩터 저장부(100), 메모리 주소 계산부(200) 및 제어부(300)를 포함한다.
트위들 팩터 저장부(100)는 N 변환 FFT를 수행할 때 필요한 트위들 팩터를 저장하고, 트위들 팩터 값을 실수부와 허수부로 나누어 출력하는 기능을 수행한다. 이때, 상기 도 4에 언급한 바와 같이
Figure 112006042239796-pat00029
개의 저장 공간만을 필요로 한다. 예를 들어 N=256인 경우의 FFT라면 트위들 팩터는 33개가 되므로, 33개의 저장 공간만 갖는다.
메모리 주소 계산부(200)는 상기 언급된 [수학식 4]와 [수학식 5]를 연산한 다. 즉, 연산을 통해 트위들 팩터 저장부(100)에 저장된 트위들 팩터의 메모리 주소를 생성하는 기능을 수행한다.
또한, 상기 도 4에서 설명한 바와 같이, 실제로 출력되어야 할 트위들 팩터값은 트위들 팩터 저장부(100)에서 유도되어 나온 값에서 실수부와 허수부를 교환하거나 부호를 바꾸어 주어야 한다. 이 연산 역시 메모리 주소 계산부(200)의
Figure 112006042239796-pat00030
값에 따른 두 개의 제어 신호로 쉽게 수행될 수 있다.
제어부(300)는 스위치(310, 360) 및 부호 반전기(320, 330, 340, 350)를 포함한다. 스위치(제1 스위치라고도 함)(310)는 트위들 팩터 저장부(100)에서 출력된 트위들 팩터의 실수부와 허수부를 상황에 맞게 교환하는 기능을 수행한다. 이때 상황이라 함은, 상기 [수학식 5] 중 ②의 경우에 따르며, [수학식 5] 중 ①의 경우에는 실수부와 허수부의 교환이 이루어지지 않는다. 만약 상기 ②의 수학식이 변경된다고 하면, 제1 스위치(310)의 동작 상황 또한 변경될 수 있다.
제2 스위치(360)는 부호 반전기(330, 350)을 동작시키는 기능을 수행한다. 즉, 상기 [수학식 5]의 ③번에 기재된 경우와 같이, An_tmp ≤ 0일 경우 제2 스위치(360)가 동작되고, 제1 스위치(310)로부터 출력되어 부호 반전기(320, 340)에 의해 부호가 반전되어 출력된 신호의 부호를 반전하는 역할을 수행한다.
부호 반전기(320, 330, 340, 350)는 메모리 주소 계산부(200)로부터 출력되어 스위치(310)를 통해 출력된 트위들 팩터 값의 부호를 반전시키는 기능을 수행하여, 도 5의 우측에 기재된 바와 같이 최종적인 트위들 팩터를 출력하기 위해 이용된다. 여기서, 부호 반전기(320, 330, 340, 350)를 동작시키기 위해서는 제어 신호 가 필요하며, 제어 신호는 메모리 주소 계산부(200)로부터 출력되는 두 종류의 제어 신호가 있다. 두 종류의 제어 신호는 메모리 주소 계산부(200)에서 계산된 트위들 팩터의 임시 계산 값인
Figure 112006042239796-pat00031
값에 따라 생성될 수 있다.
예를 들어, 부호 반전기(320, 340)는 스위치(310)로부터 출력되는 신호들을 [수학식 5]의 ②의 경우에 해당하는 제어 신호가 발생될 때마다 원신호의 부호, 반전된 부호, 원신호의 부호 등의 순서로 부호를 번갈아 반전시킨다. 여기서 제어 신호는 도 5의 메모리 주소 계산부(200)의 상단에서 출력된 제어 신호로 "제1 제어 신호"라 지칭한다. 즉, 제1 제어 신호의 생성에 따라 트위들 팩터 저장부(100)로부터 출력된 실수부와 허수부의 값이 제1 스위치(310)를 통해 교환되고, 부호 반전기(320, 340)를 통해 부호가 반전된다. 이때, 처음 제1 제어 신호가 발생되면 음의 부호를 곱하여 지속하다가, 다음 제1 제어 신호가 발생하면 양의 부호를 곱하도록 제어한다.
다른 예로써, 도 5의 메모리 주소 계산부(200)의 하단에서 출력된 제어 신호(이하, "제2 제어 신호"라 지칭)는 [수학식 5]에서 ③번의 경우에 활성화된다. 활성화 된 제2 제어 신호는 스위치(310)로부터 출력되는 신호의 부호를 반전하기 위해 제2 스위치(360)와 부호 반전기(330, 350)를 작동시킨다. 여기서 부호 반전기(330, 350)는 부호 반전기로 입력된 신호의 부호를 반전시킨다.
여기서 제2 스위치(360)는 제2 제어 신호가 발생될 때 동작한다. 제2 제어 신호는 한 번의 계열동안 최대 2번 발생할 수 있다. 제2 제어 신호가 처음 발생하면, 제2 스위치(360)는 부호 반전기(330)에 연결되어 출력 신호의 부호를 반전한 다. 다음 두 번째로 제2 제어 신호가 발생하면, 스위치(360)는 부호 반전기 (350)에 연결되어 허수부로 나가는 신호의 부호를 바꾸게 된다. 한 번의 계열이 끝나면 부호 반전기(330, 350)는 다시 원래 상태로 돌아와 입력 신호의 부호를 바꾸지 않고 그대로 출력하는 상태가 된다.
상기에서 설명된 부호 반전기(320, 330, 340, 350)와 스위치(310, 360)는 트위들 팩터의 매 계열의 시작 때마다 초기화되며, 제1 제어 신호 및 제2 제어 신호 역시 매 계열의 시작 때마다 초기화된다.
[수학식 5]의 ② 및 ③의 경우에는 상기에서 설명한 바와 같이 부호가 반전되거나 실수부와 허수부가 교환된 값들로써 W(n)_real과 W(n)_imag로 출력된다. 반면 [수학식 5]의 ①의 경우에는 스위치(360)나 부호 반전기(320, 330, 340, 350)와 같은 제어 동작이 수행되지 않는 상태이다.
즉, [수학식 5]의 ②의 경우가 최초 한 번 발생하여 스위치(310)가 동작하면 실수부와 허수부의 위치 및 부호가 바뀔 수 있으며, 그 다음의 임시 트위들 팩터 계산 값이 ①의 경우라면, 스위치(310)와 부호 반전기(320, 330, 340, 350)는 그대로 유지하여 실수부, 허수부의 위치 및 부호가 바뀐 값이 출력된다. 이들 출력된 값은, 상기 도 1에 도시한 도면부호 27, 28, 29와 같은 복소 곱셈기로 입력되어 FFT의 나머지 과정을 수행한다.
상기 도 5를 통해 설명된 트위들 팩터 생성 장치로부터 최종적으로 트위들 팩터가 생성되는 방법에 대하여 도 6을 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 트위들 팩터 생성 방법이다.
도 6을 살펴보면, 상기 [수학식 4]에 기재된 수식을 이용하여 먼저 n번째 트위들 팩터의 임시 주소 값을 유도(S100)한다. 트위들 팩터의 임시 주소 값은 트위들 팩터의 부호 값과 트위들 팩터의 계열을 표시하는 변수 값을 곱한 후 이전 (n-1)에 생성된 트위들 팩터의 주소 값과 더하여 유도된다.
n번째 트위들 팩터의 임시 주소 값이 유도(S100)되면, 해당 임시 주소 값을 판단(S110)한다. 이때 판단 기준은 [수학식 5]에 기재된 세 가지 방법으로 판단할 수 있다.
만약 임시 주소 값이
Figure 112006042239796-pat00032
이라면(즉, [수학식 5]의 ①의 경우), 임시 주소 값을 n번째 트위들 팩터 값으로 설정하고, N/8+1개의 복소 트위들 팩터 값들이 저장되어 있는 트위들 팩터 저장부(100)에 주소 값을 전달(S120)한다. 전달된 트위들 팩터 주소 값을 토대로 트위들 팩터 값이 실수부와 허수부로 출력되면, 출력된 트위들 팩터 값은 실수부나 허수부의 위치 교환이나 부호의 변경 없이 그대로 최종 트위들 팩터 값으로 출력(S130)된다. 여기서 위치 교환이나 부호의 변경이 없음은, 이전 단계에서 설정된 실수부나 허수부의 위치와 부호가 그대로 출력됨을 의미한다.
S110 단계에서 임시 주소 값이
Figure 112006042239796-pat00033
인 경우([수학식 5]의 ②), 메모리 주소 계산부(200)는 트위들 팩터의 최소 대칭점에 두 배한 값에서 임시 주소 값을 감산한 값을 n번째 트위들 팩터의 메모리 주소 값으로 설정(S140)한다. 다음, 메모리 주소 계산부(200)에서는 제1 제어 신호를 발생(S150)한다.
이때 생성된 제1 제어 신호는 트위들 팩터 저장부(100)에서 출력되는 n번째 트위들 팩터의 실수부 또는 허수부의 위치를 변경(S160)시키기 위하여 제1 스위치(310) 및 부호 반전기(320, 340)를 동작시킨다. 실수부 또는 허수부의 위치가 반전된 트위들 팩터는 최종 트위들 팩터 값으로써 출력(S130)된다.
S110 단계에서 임시 주소 값이
Figure 112006042239796-pat00034
([수학식 5]의 ③)인 경우에는, 메모리 주소 계산부(200)는 임시 주소 값의 부호를 반전시켜 N번째 트위들 팩터 주소 값으로 설정하여 트위들 팩터 저장부(100)로 전달(S170)한다. 다음, 메모리 주소 계산부(200)는 제2 제어 신호를 발생(S180)한다.
이때 생성된 제2 제어 신호는 트위들 팩터 저장부(100)에서 출력되는 n번째 트위들 팩터의 실수부와 허수부의 부호를 변경(S190)시키기 위하여 부호 반전기(330, 350)를 동작시킨다. 실수부 또는 허수부의 부호가 반전된 트위들 팩터는 최종 트위들 팩터 값으로 출력(S130)된다.
다음은, 도 5에서 설명한 제어 신호의 시간에 따른 변화를 도 7을 참조하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 트위들 팩터 생성 장치의 제어 신호의 시간에 따른 변화를 나타낸 도면이다.
0번 계열은 모든 트위들 팩터값이 상기 [표 1]에 언급한 바와 같이
Figure 112006042239796-pat00035
이기 때문에, 생략하기로 한다. 도 6에 도시된 바와 같이, 2번, 1번 및 3번 계열 모두 동일하게 [수학식 5]가 ②번의 경우일 때, 실수부와 허수부의 위치와 부호가 바뀌 고, ③번의 경우일 때에는 실수부와 허수부의 부호가 한번씩 순차적으로 바뀐다.
도 7에 도시된 바와 같이, 트위들 팩터 값은 0부터 8까지 총 9개로 설정되어 있다. 이는 트위들 팩터의 최소 대칭점에 의해 본 발명의 실시예에서는 N=64일 경우 9개로 설정되었으며, 반드시 이에 한정되는 것은 아니다.
도 7의 (a)에 도시된 바와 같이, 2번 계열(즉, 트위들 팩터의 지수가 2일 때)인 경우, 트위들 팩터 값은 4개의 트위들 팩터 값이 계산된 후, 제1 제어 신호가 발생하여 5번째 트위들 팩터 값이 계산된다. 제1 제어 신호가 발생한 후 4개의 트위들 팩터 값이 계산된 후 제2 제어 신호가 발생하여 9번째 트위들 팩터 값이 계산된다.
예를 들어 설명하면, 4번째 트위들 팩터 값이 6은 An-1이 4([표 1]의 2번 계열 참조), S는 1, NQ는 2가 된다. 4번째 트위들 팩터의 임시 주소 값인 An_ tmp는 4 + 1·2의 결과인 6이 된다. 이때 결과 값 6은 [수학식 5]의 ①번에 해당하기 때문에 임시 주소 값이 6이 4번째 트위들 팩터의 메모리 주소 값으로 설정된다.
그러나, 5번째 트위들 팩터 값인 8에 대해 설명하면, An-1이 6, S는 1 NQ는 2가 된다. 5번째 트위들 팩터의 임시 주소 값인 An_ tmp는 6 + 1·2의 결과인 8이 된다. 이때 결과 값 8은 [수학식 5]의 ②번에 해당하기 때문에, 메모리 주소 계산부(200)는 제1 제어 신호를 발생시킨다. 발생된 제1 제어 신호는 제1 스위치(310)와 부호 반전기(320)를 동작시켜, 실수부와 허수부의 위치 뿐만 아니라 부호도 반전시킨다. 도 7에 도시된 -I, -R이 이를 의미한다.
도 7의 (b)에 도시된 바와 같이, 1번 계열(즉, 트위들 팩터의 지수가 1일 때)인 경우, 9번째 트위들 팩터 값을 계산할 때 제1 제어 신호가 발생한다. 도 7의 (c)에 도시된 3번 계열(즉, 트위들 팩터의 지수가 3일 때)인 경우에는 1번 계열 및 2번 계열과 마찬가지로 제1 제어 신호와 제2 제어 신호가 번갈아 적용된다. 여기서 도 7에 도시된 점선은 [수학식 4] 또는 [수학식 5]의 계산에 따라 ② 또는 ③의 경우가 발생하는 경우를 나타낸 것이다. 도 7의 (b)와 (c)에 도시된 트위들 팩터 값 역시 상기 도 7의 (a)에서 설명한 방법에 따라 트위들 팩터 값 즉, 메모리 주소 값이 결정된다.
여기서, 전술한 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체 역시 본 발명의 범주에 포함되는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
전술한 실시예에 따르면, R22SDF 방식의 FFT 프로세서 구현에 있어 트위들 팩터가 저장될 메모리 크기를
Figure 112006042239796-pat00036
로 줄임으로써, IC 칩 면적을 최소화하고 전력 소비를 줄일 수 있다.
또한, 트위들 팩터의 주소를 제안된 수식과 알고리즘으로 계산함으로써, 제어 신호 역시 간단한 스위치로만 구성할 수 있다.

Claims (15)

  1. 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터를 생성하는 장치에 있어서,
    이미 생성되어 있는 제1 트위들 팩터를 토대로 제2 트위들 팩터에 대한 임시 주소 값을 생성하고 상기 임시 주소 값을 토대로 메모리 주소 값을 생성하며, 상기 생성된 제2 트위들 팩터에 대한 임시 주소 값을 토대로 제어 신호를 출력하는 메모리 주소 계산부;
    상기 메모리 주소 계산부로부터 출력된 상기 제2 트위들 팩터의 메모리 주소 값에 대응하여 제2 트위들 팩터 값을 저장하며, 상기 제2 트위들 팩터 값을 실수부와 허수부로 출력하는 트위들 팩터 저장부; 및
    상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력된 제2 트위들 팩터 값을 상기 시스템으로 출력하는 제어부
    를 포함하는 트위들 팩터 생성 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력되는 제2 트위들 팩터의 실수부와 허수부를 교환하여 출력하는 제1 스위치;
    상기 트위들 팩터 저장부로부터 출력된 제2 트위들 팩터의 실수부/허수부의 부호 또는 상기 제1 스위치의 동작에 의해 실수부와 허수부가 교환되어 출력된 제2 트위들 팩터의 부호를 반전하는 부호 반전기; 및
    상기 실수부와 허수부의 부호를 반전하기 위해 상기 부호 반전기의 연결을 수행하는 제2 스위치
    를 포함하는 트위들 팩터 생성 장치.
  3. 제1항에 있어서,
    상기 메모리 주소 계산부는,
    상기 제2 트위들 팩터의 부호 값과 상기 트위들 팩터의 계열을 표시하는 변수 값을 곱한 후, 구하고자 하는 임시 주소 값 이전에 구해진 트위들 팩터의 주소 값과 더하여 구해진 트위들 팩터의 임시 주소 값을 토대로 트위들 팩터의 주소 값을 계산하는 트위들 팩터 생성 장치.
  4. 제3항에 있어서,
    상기 제어 신호는,
    상기 제2 트위들 팩터의 임시 주소 값과 상기 제1 트위들 팩터의 최소 대칭점 값을 토대로 제1 제어 신호와 제2 제어 신호로 구분되는 트위들 팩터 생성 장치.
  5. 제4항에 있어서,
    상기 제1 제어 신호는 상기 제2 트위들 팩터의 임시 주소 값이 상기 제1 트위들 팩터의 최소 대칭점 값보다 크거나 같을 경우 활성화되고, 상기 제2 제어 신호는 상기 제2 트위들 팩터의 임시 주소 값이 0보다 작거나 같을 때 활성화되는 트위들 팩터 생성 장치.
  6. 제5항에 있어서,
    상기 제1 제어 신호가 활성화 되면, 상기 제2 트위들 팩터의 메모리 주소 값은 상기 제1 트위들 팩터의 최소 대칭점 값에서 상기 제2 트위들 팩터의 임시 주소 값만큼 감산한 값으로 설정하는 트위들 팩터 생성 장치.
  7. 제5항에 있어서,
    상기 제2 제어 신호가 활성화되면, 상기 제2 트위들 팩터의 메모리 주소 값은 상기 제2 트위들 팩터의 임시 주소 값의 부호를 바꾼 값으로 설정하는 트위들 팩터 생성 장치.
  8. 제5항에 있어서,
    상기 제1 제어 신호가 활성화되면 상기 스위치로부터 출력되는 상기 제2 트위들 팩터의 허수부와 실수부의 값이 교환되고, 상기 제2 제어 신호가 활성화되면 상기 트위들 팩터 저장부로부터 출력되는 상기 제2 트위들 팩터의 허수부 또는 실 수부 중 어느 하나의 부호가 반전되는 트위들 팩터 생성 장치.
  9. 제1항에 있어서,
    상기 트위들 팩터 저장부는,
    상기 고속 푸리에 변환 크기를 상기 제1 트위들 팩터의 최소 대칭점 값으로 나눈 후 하나가 증가된 값의 크기를 갖는 트위들 팩터 생성 장치.
  10. 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터의 메모리 주소를 생성하는 방법에 있어서,
    (a) 제1 트위들 팩터를 토대로 제2 트위들 팩터의 임시 주소 값을 유도하여 생성하는 단계;
    (b) 상기 생성된 임시 주소 값을 토대로 상기 시스템을 제어하는 제어 신호를 생성하는 단계; 및
    (c) 상기 생성된 임시 주소 값과 상기 제어 신호를 토대로 상기 제2 트위들 팩터 값의 메모리 주소 값을 생성하여 출력하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  11. 제10항에 있어서,
    상기 (a) 단계는,
    상기 제2 트위들 팩터의 임시 주소 값은 상기 제2 트위들 팩터의 부호 값과 상기 트위들 팩터의 계열을 표시하는 변수 값을 곱한 후, 상기 제2 트위들 팩터의 임시 주소 값 이전에 구해진 제2 트위들 팩터의 주소 값과 더하여 생성되는 트위들 팩터의 메모리 주소 생성 방법.
  12. 제10항에 있어서,
    상기 (b) 단계는,
    상기 제어 신호는 상기 임시 주소 값이 최소 대칭점 값--여기서 최소 대칭점 값이라 함은 상기 제2 트위들 팩터를 유도하기 위해 사용된 제1 트위들 팩터의 최소 대칭점을 의미함--보다 크거나 같은 경우 제1 제어 신호로 발생하고, 상기 임시 주소 값이 0보다 작거나 같은 경우 제2 제어 신호로 발생하는 트위들 팩터의 메모리 주소 생성 방법.
  13. 제12항에 있어서,
    상기 (c) 단계는,
    상기 제1 제어 신호가 발생한 경우, 상기 제2 트위들 팩터의 메모리 주소를 상기 최소 대칭점 값에서 상기 임시 주소 값을 감산한 값으로 설정하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  14. 제12항에 있어서,
    상기 (c) 단계는,
    상기 제2 제어 신호가 발생한 경우, 상기 제2 트위들 팩터의 주소 값을 상기 임시 주소 값의 부호를 반전한 값으로 설정하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  15. 제12항에 있어서,
    상기 (c) 단계는,
    상기 임시 주소 값이 상기 최소 대칭점 보다 작거나 0보다 크면, 상기 제2 트위들 팩터의 메모리 주소 값은 상기 임시 주소 값으로 설정되는 트위들 팩터의 메모리 주소 생성 방법.
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