KR20070061357A - 고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를이용한 트위들 팩터 생성 장치 - Google Patents

고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를이용한 트위들 팩터 생성 장치 Download PDF

Info

Publication number
KR20070061357A
KR20070061357A KR1020060118116A KR20060118116A KR20070061357A KR 20070061357 A KR20070061357 A KR 20070061357A KR 1020060118116 A KR1020060118116 A KR 1020060118116A KR 20060118116 A KR20060118116 A KR 20060118116A KR 20070061357 A KR20070061357 A KR 20070061357A
Authority
KR
South Korea
Prior art keywords
factor
value
tweed
tween
control signal
Prior art date
Application number
KR1020060118116A
Other languages
English (en)
Inventor
조희래
조권도
김진업
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to US12/096,774 priority Critical patent/US8458241B2/en
Priority to PCT/KR2006/005217 priority patent/WO2007066964A1/en
Publication of KR20070061357A publication Critical patent/KR20070061357A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Data Mining & Analysis (AREA)
  • Computational Mathematics (AREA)
  • Algebra (AREA)
  • Databases & Information Systems (AREA)
  • Discrete Mathematics (AREA)
  • Complex Calculations (AREA)

Abstract

본 발명은 고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를 이용한 트위들 팩터 생성 장치에 관한 것이다.
고속 푸리에 변환(FFT: Fast Fourier Transform) 프로세서를 구현함에 있어, FFT 연산에 필요한 트위들 팩터의 수를 줄여 메모리의 면적을 감소시킨다. 즉, Radix-4 방식의 FFT 프로세서 구현에 있어 트위들 팩터가 저장될 메모리 크기를
Figure 112006087730937-PAT00001
로 줄임으로써, IC 칩 면적을 최소화하고 전력 소비를 줄일 수 있다.
고속 푸리에 변환, 트위들 팩터, 회전 인자, 메모리

Description

고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를 이용한 트위들 팩터 생성 장치{Memory address generating method and twiddle factor generator using the same}
도 1은 일반적인 Radix-4 FFT 버터플라이 연산의 신호 흐름도이다.
도 2는 일반적인 N=256에 대한 R4SDF FFT의 구조도이다.
도 3은 본 발명의 실시예에 따른 N=256에 대한 Radix-4 FFT의 트위들 팩터 순서열의 예시도이다.
도 4는 본 발명의 실시예에 따른 Radix-4 FFT의 트위들 팩터 값을 N=64 변환인 경우에 대해 복소 좌표의 예시도이다.
도 5는 본 발명의 실시예에 따른 Radix-4 FFT의 트위들 팩터 생성 장치의 구조도이다.
도 6은 본 발명의 실시예에 따른 트위들 팩터 생성 방법이다.
도 7은 본 발명의 실시예에 따른 트위들 팩터 생성 장치의 제어 신호의 시간에 따른 변화를 나타낸 도면이다.
본 발명은 고속 푸리에 변환 시스템에 관한 것으로, 보다 자세하게는 메모리 면적을 감소시킬 수 있는 메모리 주소 계산 방법 및 그를 이용한 트위들 팩터 생성 장치에 관한 것이다.
IEEE 802.16 Wireless MAN, IEEE 802.11 Wireless LAN과 같은 무선 통신 시스템과 DMB(Digital Multimedia Broadcasting)와 같은 디지털 방송 등에서 직교 주파수 분할 다중(Orthogonal Frequency Division multiplexing, 이하 OFDM이라 지칭) 기술이 이용된다. 이때 OFDM에서 가장 중요한 구성 요소 중 하나로 고속 푸리에 변환(Fast Fourier Transform, 이하 FFT라 지칭) 프로세서가 있다.
FFT는 이산 푸리에 변환(DFT: Discrete Fourier Transform)을 고속으로 연산하기 위한 알고리즘으로, 이산 푸리에 변환의 수식은 다음 [수학식 1]과 같이 정의된다.
Figure 112006087730937-PAT00002
Where,
Figure 112006087730937-PAT00003
여기서, X(k)는 푸리에 변환의 결과이고, x(n)은 FFT의 입력 데이터열, WN은 트위들 팩터(twiddle factor, 회전인자)이며, 이들 값은 모두 복소수 형태를 띈다. 이때 트위들 팩터라 함은, 시간 신호를 주파수 신호로 변환하기 위해 사용되며 주기함수이다. FFT는 [수학식 1]을 실제로 구현하는데 널리 이용된다.
현재 FFT를 구현하는 방법은 여러 가지가 알려져 있으며, 가장 대표적인 범주로는 Radix-2와 Radix-4 방식이 있다. 여기서 Radix-4 방식은 Radix-2 방식에 비해 버터플라이의 구조나 제어 측면에서 복잡도가 더하지만, 곱셈의 효율성 측면에서 우수하여 널리 사용되고 있다. 이와 같은 Radix-4 방식의 FFT는 다른 모든 방식의 FFT와 마찬가지로 트위들 팩터의 복소수의 곱셈 연산을 수행하며, 이 트위들 팩터 값들은 메모리에 저장되어있다가 사용된다.
여기서, FFT 프로세서에서 트위들 팩터가 차지하는 메모리 면적을 감소시키기 위한 M. Hasan과 T.Arslan의 알고리즘이 있다. 이 알고리즘은 Radix-2 FFT에 대해 트위들 팩터의 대칭성을 이용하여 전체 트위들 팩터를 블록화 함으로써, 메모리에 저장하여야 할 N/2개의 트위들 팩터를 N/8 + 1개로 감소시켰다.
그러나, 상기에서 언급한 알고리즘은 기수-2(Radix-2)의 방식에서만 적용된다. 또한 나누어진 각 블록별로 다른 메모리 어드레스 계산식과 출력식이 요구되며, 모든 블록에게 공통적으로 적용되는 계산식과 구현 구조가 제시되지 못하였다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, Radix-4 방식의 FFT를 구현함에 있어, 트위들 팩터의 저장에 필요한 메모리 면적을 감소시킬 수 있는 방법 및 장치를 제공한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 특징인 트위들 팩터 생성 장치는,
트위들 팩터의 주소 값을 연산하기 위한 임시 주소 값을 생성하고, 상기 임시 주소 값을 토대로 트위들 팩터의 메모리 주소 값을 생성하며, 상기 생성된 트위들 팩터에 대한 임시 주소 값을 토대로 제어 신호를 출력하는 메모리 주소 계산부; 상기 트위들 팩터의 메모리 주소 값에 대응하여 트위들 팩터 값--여기서 트위들 팩터 값은 이미 생성된 트위들 팩터를 토대로 생성됨--을 저장하며, 상기 트위들 팩터 값을 실수부와 허수부로 출력하는 트위들 팩터 저장부; 및 상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력된 트위들 팩터 값을 상기 시스템으로 출력하는 제어부를 포함한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 또 다른 특징인 트위들 팩터의 메모리 주소 생성 방법은,
트위들 팩터의 임시 주소 값을 유도하여 생성하는 단계; 상기 생성된 트위들 팩터의 임시 주소 값을 토대로 상기 시스템을 제어하는 제어 신호를 생성하는 단계; 및 상기 생성된 트위들 팩터의 임시 주소 값과 상기 제어 신호를 토대로 상기 트위들 팩터의 메모리 주소 값을 생성하여 출력하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설 명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시예에 다른 Radix-4 FFT에 대해 설명하기 앞서, 일반적인 Radix-4 방식 FFT의 버터플라이 연산의 신호 흐름에 대하여 도 1을 참조하여 설명하기로 한다.
Radix-4 방식은 Radix-2 방식에 비해 버터플라이의 구조나 제어 측면에서 복잡도가 더해지나, 곱셈의 효율성 측면에서 Radix-2 방식에 비해 우수하기 때문에 널리 사용된다. Radix-4 방식의 FFT의 특징은 다음의 수학식을 통해 살펴볼 수 있다. 먼저 상기 [수학식 1]에 기재되어 있는 DFT 수식을 네 개의 구간으로 나누어 정리하면 다음 [수학식 2]와 같다.
Figure 112006087730937-PAT00004
[수학식 2]의 푸리에 변환 결과인 X(k) 출력 결과를 네 개의 하위 그룹별로 나누어 다음 수식과 같이 정리할 수 있다.
Figure 112006087730937-PAT00005
상기 [수학식 3]에 의거하여 Radix-4 FFT의 버터플라이 기본 신호 흐름도를 도시하면 도 1과 같다.
도 1은 일반적인 Radix-4 FFT 버터플라이 연산의 신호 흐름도이다.
도 1에 도시된 바와 같이, 각 단의 버터플라이 연산이 끝난 후, 복소 트위들 팩터 WN을 곱해주는데, 이때 Radix-4 FFT는 N-point 변환 시 네 개의 구간으로 나누어
Figure 112006087730937-PAT00006
을 각각 N/4개씩 곱한다. 즉, 일반적인 Radix-4 방식의 FFT를 구현할 때, 메모리에 이미 저장되어 있는 상기 트위들 팩터들을 이용하여, 트위들 팩터가 곱해져야 하는 순간에 트위들 팩터가 저장되어 있는 메모리의 해당 주소를 읽어들여, 입력 데이터와 복소 곱셈을 수행한다.
이와 같은 Radix-4 FFT를 구현하는 대표적인 방법으로는 R4SDF(Radix-4 Single-path Delay Feedback), R4MDC(Radix-4 Multi-path Delay Commutator) 또는 R4SDC(Radix-4 Single-path Delay Commutator)와 같은 방식을 이용한다. 이와 같이 여러 가지 구현 방법들이 있다고 하더라도 트위들 팩터의 곱셈은 모든 방식에서 동일하게 적용되며, 트위들 팩터를 메모리에 저장하여 사용하는 것이 일반적이다.
본 발명의 실시예에서는 Radix-4를 구현하는 대표적인 방법 중 R4SDF 방식을 이용하여 메모리의 면적을 감소시킬 수 있는 방법 및 장치를 제안하고 있으며, 본 발명의 실시예를 설명하기 앞서 먼저 R4SDF 방식의 FFT의 구조에 대하여 도 2를 참조로 설명하기로 한다.
도 2는 일반적인 N=256에 대한 R4SDF FFT의 구조도이다.
도 2에 도시된 바와 같이, R4SDF 방식 FFT의 버터플라이 유닛(11)은 입력 데이터 및 궤환 레지스터(Feedback register)를 가지고, 복수의 가산과 감산 연산을 수행한다. 버터플라이 유닛(11)의 계산 결과는 복소 곱셈기(14)에서 트위들 팩터 값과 곱해지고, 다음 버터플라이 연산단으로 넘어간다. 트위들 팩터를 저장하고 있는 트위들 팩터 저장 메모리(13)는
Figure 112006087730937-PAT00007
의 네 가지 계열에 대해 각각의 복소 트위들 계수 값들을 저장한다.
이와 같이 Radix-4 FFT 역시 다른 모든 방식의 FFT와 마찬가지로 트위들 팩터의 복소수의 곱셈 연산을 수행하는데, 이 트위들 팩터 값들은 트위들 팩터 저장 메모리(13)에 저장되어 있다가 사용되는 것이 일반적인 방법이다. 이때, FFT의 변환 크기(N)가 크면 클수록 저장하여야 할 트위들 팩터의 수는 많아지고, 이는 더 많은 메모리 영역을 요구한다. 더 많은 메모리는 IC 칩 면적은 많이 차지하게 되고, 많은 전력 소모를 요구한다. 일반적인 Radix-4 FFT에서 변환 크기 N을 갖는 FFT 변환을 수행한다면, 3N/4개의 트위들 팩터 메모리를 가지고 있어야 한다.
상기에서 설명한 바와 같이 네 가지 경우의 트위들 팩터 계열를 토대로 제시된 것이 도 3의 트위들 팩터 순서열이다. 본 발명의 실시예에서는 R4SDF를 예로 하여 설명하고 있으나 반드시 이에 한정되는 것은 아니며, Radix-4 방식의 FFT에서는 모두 적용 가능하다.
도 3은 본 발명의 실시예에 따른 N=256에 대한 Radix-4 FFT의 트위들 팩터 순서열의 예시도이다.
도 3을 살펴보면, Radix-4의 트위들 팩터는 N 변환을 수행하는 한 번의 주기동안 네 번의 계열이 동등하게 순서대로 곱해진다. 각각의 계열을 살펴보면, 지수가 0씩 증가하는 0번 계열, 지수가 1씩 증가하는 1번 계열, 지수가 2씩 증가하는 2번 계열 및 지수가 3씩 증가하는 3번 계열의 네 가지 계열이 존재한다. 이때, 본 발명의 실시예인 Radix-4 FFT에서는 0번 계열, 1번 계열, 2번 계열 및 3번 계열의 순서로 곱해진다.
N=256의 변환을 수행한다면, 총 256개의 트위들 팩터가 복소 곱셈을 수행하며, 0번 계열 트위들 팩터가
Figure 112006087730937-PAT00008
에서
Figure 112006087730937-PAT00009
까지 총 64번, 그 다음 1번 계열의 트 위들 팩터가
Figure 112006087730937-PAT00010
에서
Figure 112006087730937-PAT00011
까지 총 64번 복소 곱셈기(14)로 입력된다. 그 다음 2번 계열의 트위들 팩터가
Figure 112006087730937-PAT00012
에서
Figure 112006087730937-PAT00013
까지 총 64번, 마지막으로 3번 계열 트위들 팩터가
Figure 112006087730937-PAT00014
에서
Figure 112006087730937-PAT00015
까지 총 64번 복소 곱셈기(14)로 입력된다. 여기서 트위들 팩터 순서는 변환 크기 N이 다를 경우에도 동일한 형태이며, 트위들 팩터의 밑이 바뀌고 각 계열의 개수가 N/4로 변할 뿐이다.
다음은 본 발명의 실시에에 따라 생성되는 트위들 팩터 값에 대하여 도 4를 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 Radix-4 FFT의 트위들 팩터 값을 N=64 변환인 경우에 대해 복소 좌표의 예시도이다.
도 4에 도시된 숫자들은 N = 64 트위들 팩터의 지수들을 나타낸다. 예를 들어, 15번은
Figure 112006087730937-PAT00016
을 나타낸다. 도 4에 도시된 바에 따르면, 본 발명의 실시예에 따른 트위들 팩터는 대칭성을 가진다.
예를 들어, 6번과 7번 트위들 팩터는 8번 트위들 팩터를 기준으로 9번과 10번 트위들 팩터와 대칭이다. 즉, 7번 트위들 팩터의 실수 값과 허수 값을 바꾸고 각각의 부호를 변환함으로써 9번 트위들 팩터 값을 얻을 수 있다.
또 다른 예로써, 18번 트위들 팩터는 14번 트위들 팩터와 허수축 대칭이다. 또한, 2번과 14번 트위들 팩터가 8번 트위들 팩터를 기준으로 대칭이므로, 결과적으로 18번 트위들 팩터값은 2번 트위들 팩터값으로부터 이끌어낼 수 있다.
마찬가지로 N=64의 모든 트위들 팩터값들은 이러한 대칭성을 이용하면 단지 0번부터 8번까지의 트위들 팩터로부터 유도가 가능하다. 즉, 본 발명의 실시예를 통해 달성하고자 하는 트위들 팩터 저장 메모리 감소의 목적을 이루기 위해, 단지 메모리 안에 0번부터 8번까지의 트위들 팩터만 저장하여 메모리의 크기를
Figure 112006087730937-PAT00017
로 감소시킬 수 있다.
여기서 주목할 것은, N=64의 모든 트위들 팩터는 N=256의 트위들 팩터 메모리로부터 얻을 수 있다는 것이다. 일 예로써
Figure 112006087730937-PAT00018
=
Figure 112006087730937-PAT00019
이다. 즉, N=64의 트위들 팩터의 지수에 4배에 해당하는 번호를 찾으면 되는 것이므로, N=64의 15번 트위들 팩터는 N=256의 60번 트위들 팩터와 동일하다. 따라서, 상기 도 2의 N=256 FFT 구조에서 첫 번째 버터플라이 연산단 다음의 트위들 팩터 저장 메모리(13)에 저장된 33개(=
Figure 112006087730937-PAT00020
) 트위들 팩터 메모리 하나만으로 나머지 버터플라이 연산단에서 사용되는 트위들 팩터가 모두 유도될 수 있다.
Figure 112006087730937-PAT00021
상기 [표 1]은 도 4에 도시된 N=64 트위들 팩터의 번호들과 대칭성을 이용하여 유도된 0번부터 8번까지 각각의 해당 트위들 팩터를 나타내었다. 실제 구현시 [표 1]과 같이 트위들 팩터 번호(즉, 트위들 팩터의 메모리 주소)를 유도하기 위해서는 다음 [수학식 4]를 이용한다.
Figure 112006087730937-PAT00022
여기서,
Figure 112006087730937-PAT00023
는 트위들 팩터의 주소에 대한 임시 계산 값으로써, 하기 [수학식 5]의 세 가지 경우에 따라 유도된 트위들 팩터의 메모리 주소 An이 정해진 다. S는 부호를 나타내는 값으로써 -1과 1의 두 값을 번갈아 가지며, 초기 값은 1로 설정한다.
NQ는 각 계열을 표시하는 변수로, 해당 계열 연산시 0, 1, 2, 3의 값을 가지고 그 만큼 주소 값을 증감시킨다. 즉, n번째 임시 주소 값
Figure 112006087730937-PAT00024
를 계산하기 위해서는, 트위들 팩터의 부호 값과 트위들 팩터의 계열을 나타내는 변수 값을 곱한 후, 바로 이전의 트위들 팩터 주소 값인 n-1의 트위들 팩터의 주소 값과 더한 값으로 계산한다.
Figure 112006087730937-PAT00025
Figure 112006087730937-PAT00026
① 일 때,
②
Figure 112006087730937-PAT00027
일 때,
Figure 112006087730937-PAT00028
③
Figure 112006087730937-PAT00029
일 때,
Figure 112006087730937-PAT00030
여기서, D는 트위들 팩터의 최소 대칭점을 의미한다. N 변환의 경우, D =
Figure 112006087730937-PAT00031
로 얻을 수 있으며, 도 4의 설명에서 N=64의 경우 D는 8이다. 이와 같이, 상기 [수학식 4]와 [수학식 5]를 통해 [표 1]의 모든 트위들 팩터 번호를 순차적으로 쉽게 얻을 수 있다.
다시 말해, 상기 [수학식 4]를 통해 구해진 n 번째 트위들 팩터의 임시 주소 값과 트위들 팩터의 최소 대칭점을 비교한다. 임시 주소 값이 크거나 같은 경우 n 번째 트위들 팩터의 메모리 주소 값은 트위들 팩터의 최소 대칭점을 두 배한 후 n 번째 트위들 팩터의 임시 주소 값만큼 감산한 값으로 설정한다. 또한, n 번째 트위들 팩터의 임시 주소 값이 0 이하인 경우, n 번째 트위들 팩터의 메모리 주소 값은 n 번째 트위들 팩터의 임시 주소 값의 부호를 반전한 값으로 설정한다.
다음은 트위들 팩터를 생성하기 위한 장치에 대하여 도 5를 참조하여 상세히 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 Radix-4 FFT의 트위들 팩터 생성 장치의 구조도이다.
도 5를 살펴보면, 트위들 팩터 생성 장치는 트위들 팩터 저장부(100), 메모리 주소 계산부(200) 및 제어부(300)를 포함한다.
트위들 팩터 저장부(100)는 N 변환 FFT를 수행할 때 필요한 트위들 팩터를 저장하고, 트위들 팩터 값을 실수부와 허수부로 나누어 출력하는 기능을 수행한다. 이때, 상기 도 4에 언급한 바와 같이
Figure 112006087730937-PAT00032
개의 저장 공간만을 필요로 한다. 예를 들어 N=256인 경우의 FFT라면 트위들 팩터는 33개가 되므로, 33개의 저장 공간만 갖는다.
메모리 주소 계산부(200)는 상기 언급된 [수학식 4]와 [수학식 5]를 연산한다. 즉, 연산을 통해 트위들 팩터 저장부(100)에 저장된 트위들 팩터의 메모리 주소를 생성하는 기능을 수행한다.
또한, 상기 도 4에서 설명한 바와 같이, 실제로 출력되어야 할 트위들 팩터값은 트위들 팩터 저장부(100)에서 유도되어 나온 값에서 실수부와 허수부를 교환하거나 부호를 바꾸어 주어야 한다. 이 연산 역시 메모리 주소 계산부(200)의
Figure 112006087730937-PAT00033
값에 따른 두 개의 제어 신호로 쉽게 수행될 수 있다.
제어부(300)는 스위치(310, 360) 및 부호 반전기(320, 330, 340, 350)를 포함한다. 스위치(제1 스위치라고도 함)(310)는 트위들 팩터 저장부(100)에서 출력된 트위들 팩터의 실수부와 허수부를 상황에 맞게 교환하는 기능을 수행한다. 이때 상황이라 함은, 상기 [수학식 5] 중 ②의 경우에 따르며, [수학식 5] 중 ①의 경우에는 실수부와 허수부의 교환이 이루어지지 않는다.
제2 스위치(360)는 부호 반전기(330, 350)을 동작시키는 기능을 수행한다. 즉, 상기 [수학식 5]의 ③번에 기재된 경우와 같이, An_tmp ≤ 0일 경우 부호 반전기(330, 350)를 동작시킨다. 다시 말해, 제2 스위치(360)는 매 계열의 시작 시점에 초기 상태로 있다가, [수학식 5]의 ③번 경우가 발생할 때마다, 순차적으로 부호 반전기(330, 350)를 동작시킨다.
부호 반전기(320, 330, 340, 350)는 메모리 주소 계산부(200)로부터 출력되어 스위치(310)를 통해 출력된 트위들 팩터 값의 부호를 반전시키는 기능을 수행하여, 도 5의 우측에 기재된 바와 같이 최종적인 트위들 팩터를 출력하기 위해 이용된다. 여기서, 부호 반전기(320, 330, 340, 350)를 동작시키기 위해서는 제어 신호가 필요하며, 제어 신호는 메모리 주소 계산부(200)로부터 출력되는 두 종류의 제어 신호가 있다. 두 종류의 제어 신호는 메모리 주소 계산부(200)에서 계산된 트위 들 팩터의 임시 계산 값인
Figure 112006087730937-PAT00034
값에 따라 생성될 수 있다.
예를 들어, 부호 반전기(320, 340)는 스위치(310)로부터 출력되는 신호들을 [수학식 5]의 ②의 경우에 해당하는 제어 신호가 발생될 때마다 원신호의 부호, 반전된 부호, 원신호의 부호 등의 순서로 부호를 번갈아 반전시킨다. 여기서 제어 신호는 도 5의 메모리 주소 계산부(200)의 상단에서 출력된 제어 신호로 "제1 제어 신호"라 지칭한다. 즉, 제1 제어 신호의 생성에 따라 트위들 팩터 저장부(100)로부터 출력된 실수부와 허수부의 값이 제1 스위치(310)를 통해 교환되고, 부호 반전기(320, 340)를 통해 부호가 반전된다. 이때, 처음 제1 제어 신호가 발생되면 음의 부호를 곱하여 지속하다가, 다음 제1 제어 신호가 발생하면 양의 부호를 곱하도록 제어한다.
다른 예로써, 도 5의 메모리 주소 계산부(200)의 하단에서 출력된 제어 신호(이하, "제2 제어 신호"라 지칭)는 [수학식 5]에서 ③번의 경우에 활성화된다. 활성화 된 제2 제어 신호는 스위치(310)로부터 출력되는 신호의 부호를 반전하기 위해 제2 스위치(360)와 부호 반전기(330, 350)를 작동시킨다. 여기서 부호 반전기(330, 350)는 부호 반전기로 입력된 신호의 부호를 반전시킨다.
여기서 제2 스위치(360)는 제2 제어 신호가 발생될 때 동작한다. 제2 제어 신호는 한 번의 계열동안 최대 2번 발생할 수 있다. 제2 제어 신호가 처음 발생하면, 제2 스위치(360)는 부호 반전기(330)에 연결되어 출력 신호의 부호를 반전한다. 다음 두 번째로 제2 제어 신호가 발생하면, 스위치(360)는 부호 반전기(350)에 연결되어 허수부로 나가는 신호의 부호를 바꾸게 된다. 한 번의 계열이 끝나면 부 호 반전기(330, 350)는 다시 원래 상태로 돌아와 입력 신호의 부호를 바꾸지 않고 그대로 출력하는 상태가 된다.
상기에서 설명된 부호 반전기(320, 330, 340, 350)와 스위치(310, 360)는 트위들 팩터의 매 계열의 시작 때마다 초기화된다. 부호 반전기(320, 330, 340, 350)와 스위치(310, 360) 외에도 제1 제어 신호 및 제2 제어 신호 역시 매 계열의 시작 때마다 초기화된다.
[수학식 5]의 ② 및 ③의 경우에는 상기에서 설명한 바와 같이 부호가 반전되거나 실수부와 허수부가 교환된 값들로써 W(n)_real과 W(n)_imag로 출력된다. 반면 [수학식 5]의 ①의 경우에는 스위치(360)나 부호 반전기(320, 330, 340, 350)와 같은 제어 동작이 수행되지 않는 상태이다.
즉, [수학식 5]의 ②의 경우가 최초 한 번 발생하여 스위치(310)가 동작하면 실수부와 허수부의 위치 및 부호가 바뀔 수 있으며, 그 다음의 임시 트위들 팩터 계산 값이 ①의 경우라면, 스위치(310)와 부호 반전기(320, 330, 340, 350)는 그대로 유지하여 실수부, 허수부의 위치 및 부호가 바뀐 값이 출력된다. 이들 출력된 값은, 상기 도 1에 도시한 도면 부호 14와 같은 복소 곱셈기로 입력되어 FFT의 나머지 과정을 수행한다.
상기 도 5를 통해 설명된 트위들 팩터 생성 장치로부터 최종적으로 트위들 팩터가 생성되는 방법에 대하여 도 6을 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 트위들 팩터 생성 방법이다.
도 6을 살펴보면, 상기 [수학식 4]에 기재된 수식을 이용하여 먼저 n번째 트 위들 팩터의 임시 주소 값을 유도(S100)한다. 트위들 팩터의 임시 주소 값은 트위들 팩터의 부호 값과 트위들 팩터의 계열을 표시하는 변수 값을 곱한 후 이전 (n-1)에 생성된 트위들 팩터의 주소 값과 더하여 유도된다.
n번째 트위들 팩터의 임시 주소 값이 유도(S100)되면, 해당 임시 주소 값을 판단(S110)한다. 이때 판단 기준은 [수학식 5]에 기재된 세 가지 방법으로 판단할 수 있다.
만약 임시 주소 값이
Figure 112006087730937-PAT00035
이라면(즉, [수학식 5]의 ①의 경우), 임시 주소 값을 n번째 트위들 팩터 값으로 설정하고, N/8+1개의 복소 트위들 팩터 값들이 저장되어 있는 트위들 팩터 저장부(100)에 주소 값을 전달(S120)한다. 전달된 트위들 팩터 주소 값을 토대로 트위들 팩터 값이 실수부와 허수부로 출력되면, 출력된 트위들 팩터 값은 실수부나 허수부의 위치 교환이나 부호의 변경 없이 그대로 최종 트위들 팩터 값으로 출력(S130)된다. 여기서 위치 교환이나 부호의 변경이 없음은, 이전 단계에서 설정된 실수부나 허수부의 위치와 부호가 그대로 출력됨을 의미한다.
S110 단계에서 임시 주소 값이
Figure 112006087730937-PAT00036
인 경우([수학식 5]의 ②), 메모리 주소 계산부(200)는 트위들 팩터의 최소 대칭점에 두 배한 값에서 임시 주소 값을 감산한 값을 n번째 트위들 팩터의 메모리 주소 값으로 설정(S140)한다. 다음, 메모리 주소 계산부(200)에서는 제1 제어 신호를 발생(S150)한다.
이때 생성된 제1 제어 신호는 트위들 팩터 저장부(100)에서 출력되는 n번째 트위들 팩터의 실수부 또는 허수부의 위치를 변경(S160)시키기 위하여 제1 스위치(310) 및 부호 반전기(320, 340)를 동작시킨다. 실수부 또는 허수부의 위치가 반전된 트위들 팩터는 최종 트위들 팩터 값으로써 출력(S130)된다.
S110 단계에서 임시 주소 값이
Figure 112006087730937-PAT00037
([수학식 5]의 ③)인 경우에는, 메모리 주소 계산부(200)는 임시 주소 값의 부호를 반전시켜 N번째 트위들 팩터 주소 값으로 설정하여 트위들 팩터 저장부(100)로 전달(S170)한다. 다음, 메모리 주소 계산부(200)는 제2 제어 신호를 발생(S180)한다.
이때 생성된 제2 제어 신호는 트위들 팩터 저장부(100)에서 출력되는 n번째 트위들 팩터의 실수부와 허수부의 부호를 변경(S190)시키기 위하여 부호 반전기(330, 350)를 동작시킨다. 실수부 또는 허수부의 부호가 반전된 트위들 팩터는 최종 트위들 팩터 값으로 출력(S130)된다.
다음은, 도 5에서 설명한 제어 신호의 시간에 따른 변화를 도 7을 참조하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 트위들 팩터 생성 장치의 제어 신호의 시간에 따른 변화를 나타낸 도면이다.
0번 계열은 모든 트위들 팩터값이 상기 [표 1]에 언급한 바와 같이
Figure 112006087730937-PAT00038
이기 때문에, 생략하기로 한다. 도 6에 도시된 바와 같이, 1번, 2번 및 3번 계열 모두 동일하게 [수학식 5]가 ②번의 경우일 때, 실수부와 허수부의 위치와 부호가 바뀌고, ③번의 경우일 때에는 실수부와 허수부의 부호가 한번씩 순차적으로 바뀐다.
도 7에 도시된 바와 같이, 트위들 팩터 값은 0부터 8까지 총 9개로 설정되어 있다. 이는 트위들 팩터의 최소 대칭점에 의해 본 발명의 실시예에서는 N=64일 경우 9개로 설정되었으며, 반드시 이에 한정되는 것은 아니다.
또한, 도 7에 도시된 점선은 [수학식 4] 및 [수학식 5]의 계산에 따라 ② 또는 ③의 경우가 발생하고, 그에 따라 제1 제어 신호 또는 제2 제어 신호가 발생하는 시점을 나타낸 것이다. 따라서, 이 점선의 시점 이후에는 출력 신호의 형태가 바뀌게 된다.
도 7에 도시된 바와 같이, 1번 계열(즉, 트위들 팩터의 지수가 1일 때)인 경우, 9번째 트위들 팩터 값을 계산할 때 제1 제어 신호가 발생한다. 도 7에 도시된 3번 계열(즉, 트위들 팩터의 지수가 3일 때)인 경우에는 1번 계열 및 2번 계열과 마찬가지로 제1 제어 신호와 제2 제어 신호가 번갈아 적용된다. 여기서 도 7에 도시된 점선은 [수학식 4] 또는 [수학식 5]의 계산에 따라 ② 또는 ③의 경우가 발생하는 경우를 나타낸 것이다.
도 7에 도시된 바와 같이, 2번 계열(즉, 트위들 팩터의 지수가 2일 때)인 경우, 트위들 팩터 값은 4개의 트위들 팩터 값이 계산된 후, 제1 제어 신호가 발생하여 5번째 트위들 팩터 값이 계산된다. 제1 제어 신호가 발생한 후 4개의 트위들 팩터 값이 계산된 후 제2 제어 신호가 발생하여 9번째 트위들 팩터 값이 계산된다.
예를 들어 설명하면, 4번째 트위들 팩터 값이 6은 An-1이 4([표 1]의 2번 계열 참조), S는 1, NQ는 2가 된다. 4번째 트위들 팩터의 임시 주소 값인 An_tmp는 4 + 1·2의 결과인 6이 된다. 이때 결과 값 6은 [수학식 5]의 ①번에 해당하기 때문에 임시 주소 값이 6이 4번째 트위들 팩터의 메모리 주소 값으로 설정된다.
그러나, 5번째 트위들 팩터 값인 8에 대해 설명하면, An-1이 6, S는 1 NQ는 2가 된다. 5번째 트위들 팩터의 임시 주소 값인 An_tmp는 6 + 1·2의 결과인 8이 된다. 이때 결과 값 8은 [수학식 5]의 ②번에 해당하기 때문에, 메모리 주소 계산부(200)는 제1 제어 신호를 발생시킨다. 발생된 제1 제어 신호는 제1 스위치(310)와 부호 반전기(320)를 동작시켜, 실수부와 허수부의 위치 뿐만 아니라 부호도 반전시킨다. 도 7에 도시된 -I, -R이 이를 의미한다. 도 7의 3번 계열에 도시된 트위들 팩터 값 역시 상기 2번 계열을 설명한 방법에 따라 트위들 팩터 값 즉, 메모리 주소 값이 결정된다.
여기서, 전술한 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체 역시 본 발명의 범주에 포함되는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
전술한 실시예에 따르면, Radix-4 방식의 FFT 프로세서 구현에 있어 트위들 팩터가 저장될 메모리 크기를
Figure 112006087730937-PAT00039
로 줄임으로써, IC 칩 면적을 최소화하고 전력 소비를 줄일 수 있다.
또한, 트위들 팩터의 주소를 제안된 수식과 알고리즘으로 계산함으로써, 제어 신호 역시 간단한 스위치로만 구성할 수 있다.

Claims (18)

  1. 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터를 생성하는 장치에 있어서,
    트위들 팩터의 주소 값을 연산하기 위한 임시 주소 값을 생성하고, 상기 임시 주소 값을 토대로 트위들 팩터의 메모리 주소 값을 생성하며, 상기 생성된 트위들 팩터에 대한 임시 주소 값을 토대로 제어 신호를 출력하는 메모리 주소 계산부;
    상기 트위들 팩터의 메모리 주소 값에 대응하여 트위들 팩터 값--여기서 트위들 팩터 값은 이미 생성된 트위들 팩터를 토대로 생성됨--을 저장하며, 상기 트위들 팩터 값을 실수부와 허수부로 출력하는 트위들 팩터 저장부; 및
    상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력된 트위들 팩터 값을 상기 시스템으로 출력하는 제어부
    를 포함하는 트위들 팩터 생성 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 메모리 주소 계산부로부터 출력된 제어 신호를 토대로 상기 트위들 팩터 저장부로부터 출력되는 트위들 팩터의 실수부와 허수부를 교환하여 출력하는 제1 스위치;
    상기 트위들 팩터 저장부로부터 출력된 트위들 팩터의 실수부/허수부의 부호 또는 상기 제1 스위치의 동작에 의해 실수부와 허수부가 교환되어 출력된 제2 트위들 팩터의 부호를 반전하는 부호 반전기; 및
    상기 트위들 팩터의 실수부와 허수부의 부호를 반전하기 위해 상기 부호 반전기의 연결을 수행하는 제2 스위치
    를 포함하는 트위들 팩터 생성 장치.
  3. 제1항에 있어서,
    상기 메모리 주소 계산부는,
    상기 트위들 팩터의 부호 값과 상기 트위들 팩터의 계열을 표시하는 변수 값을 곱한 후, 구하고자 하는 임시 주소 값 이전에 구해진 트위들 팩터의 주소 값과 더하여 구해진 트위들 팩터의 임시 주소 값을 토대로 트위들 팩터의 주소 값을 계산하는 트위들 팩터 생성 장치.
  4. 제3항에 있어서,
    상기 트위들 팩터의 계열은 0번 계열 내지 3번 계열의 트위들 팩터 계열을 이용하며, 상기 각각의 트위들 팩터 계열에 포함되어 있는 다수의 트위들 팩터 값이 순차적으로 상기 메모리 저장부로부터 출력되는 트위들 팩터 생성 장치.
  5. 제4항에 있어서,
    상기 제어 신호는,
    상기 트위들 팩터의 임시 주소 값과 상기 이미 생성된 트위들 팩터의 최소 대칭점 값을 토대로 제1 제어 신호와 제2 제어 신호로 구분되는 트위들 팩터 생성 장치.
  6. 제5항에 있어서,
    상기 제1 제어 신호는 상기 트위들 팩터의 임시 주소 값이 상기 이미 생성된 트위들 팩터의 최소 대칭점 값보다 크거나 같을 경우 활성화되고,
    상기 제2 제어 신호는 상기 트위들 팩터의 임시 주소 값이 0보다 작거나 같을 때 활성화되는 트위들 팩터 생성 장치.
  7. 제6항에 있어서,
    상기 제1 제어 신호가 활성화 되면, 상기 트위들 팩터의 메모리 주소 값은 상기 이미 생성된 트위들 팩터의 최소 대칭점 값에서 상기 트위들 팩터의 임시 주소 값만큼 감산한 값으로 설정되는 트위들 팩터 생성 장치.
  8. 제6항에 있어서,
    상기 제2 제어 신호가 활성화되면, 상기 트위들 팩터의 메모리 주소 값은 상기 트위들 팩터의 임시 주소 값의 부호를 바꾼 값으로 설정되는 트위들 팩터 생성 장치.
  9. 제6항에 있어서,
    상기 제1 제어 신호가 활성화되면 상기 스위치로부터 출력되는 상기 트위들 팩터의 허수부와 실수부의 값이 교환되고, 상기 제2 제어 신호가 활성화되면 상기 트위들 팩터 저장부로부터 출력되는 상기 트위들 팩터의 허수부 또는 실수부 중 어느 하나의 부호가 반전되는 트위들 팩터 생성 장치.
  10. 제1항에 있어서,
    상기 트위들 팩터 저장부는,
    상기 고속 푸리에 변환 크기를 상기 이미 생성된 트위들 팩터의 최소 대칭점 값으로 나눈 후 하나가 증가된 값의 크기를 갖는 트위들 팩터 생성 장치.
  11. 제1항에 있어서,
    상기 고속 푸리에 변환은 radix-4 방식으로 수행되는 트위들 팩터 생성 장치.
  12. 고속 푸리에 변환을 수행하는 시스템에서 트위들 팩터의 메모리 주소를 생성하는 방법에 있어서,
    트위들 팩터의 임시 주소 값을 유도하여 생성하는 단계;
    상기 생성된 트위들 팩터의 임시 주소 값을 토대로 상기 시스템을 제어하는 제어 신호를 생성하는 단계; 및
    상기 생성된 트위들 팩터의 임시 주소 값과 상기 제어 신호를 토대로 상기 트위들 팩터의 메모리 주소 값을 생성하여 출력하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  13. 제12항에 있어서,
    상기 임시 주소 값을 유도하는 단계는,
    상기 트위들 팩터의 임시 주소 값은 상기 트위들 팩터의 부호 값과 상기 트위들 팩터의 계열--여기서 트위들 팩터의 계열은 0번 계열 내지 4번 계열로 이루어지며, 각각의 계열에는 다수의 트위들 팩터 변수 값들을 포함함--을 표시하는 변수 값을 곱한 후, 상기 트위들 팩터의 임시 주소 값 이전에 구해진 트위들 팩터의 주소 값과 더하여 생성되는 트위들 팩터의 메모리 주소 생성 방법.
  14. 제12항에 있어서,
    상기 제어 신호를 생성하는 단계는,
    상기 제어 신호는 상기 임시 주소 값이 최소 대칭점 값--여기서 최소 대칭점 값이라 함은 상기 트위들 팩터를 유도하기 위해 사용된 이미 생성된 트위들 팩터의 최소 대칭점을 의미함--보다 크거나 같은 경우 제1 제어 신호로 발생하고, 상기 임시 주소 값이 0보다 작거나 같은 경우 제2 제어 신호로 발생하는 트위들 팩터의 메모리 주소 생성 방법.
  15. 제14항에 있어서,
    상기 메모리 주소 값을 출력하는 단계는,
    상기 제1 제어 신호가 발생한 경우, 상기 트위들 팩터의 메모리 주소를 상기 최소 대칭점 값에서 상기 임시 주소 값을 감산한 값으로 설정하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  16. 제14항에 있어서,
    상기 메모리 주소 값을 출력하는 단계는,
    상기 제2 제어 신호가 발생한 경우, 상기 트위들 팩터의 주소 값을 상기 임시 주소 값의 부호를 반전한 값으로 설정하는 단계
    를 포함하는 트위들 팩터의 메모리 주소 생성 방법.
  17. 제14항에 있어서,
    상기 메모리 주소 값을 출력하는 단계는,
    상기 임시 주소 값이 상기 최소 대칭점 보다 작거나 0보다 크면, 상기 트위들 팩터의 메모리 주소 값은 상기 임시 주소 값으로 설정되는 트위들 팩터의 메모리 주소 생성 방법.
  18. 제12항에 있어서,
    상기 고속 푸리에 변환은 radix-4 방식으로 수행되는 트위들 팩터의 메모리 주소 생성 방법.
KR1020060118116A 2005-12-08 2006-11-28 고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를이용한 트위들 팩터 생성 장치 KR20070061357A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/096,774 US8458241B2 (en) 2005-12-08 2006-12-06 Memory address generating method and twiddle factor generator using the same
PCT/KR2006/005217 WO2007066964A1 (en) 2005-12-08 2006-12-06 Memory address generating method and twiddle factor generator using the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050119889 2005-12-08
KR20050119889 2005-12-08

Publications (1)

Publication Number Publication Date
KR20070061357A true KR20070061357A (ko) 2007-06-13

Family

ID=38357102

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020060054262A KR100762281B1 (ko) 2005-12-08 2006-06-16 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치
KR1020060118116A KR20070061357A (ko) 2005-12-08 2006-11-28 고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를이용한 트위들 팩터 생성 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020060054262A KR100762281B1 (ko) 2005-12-08 2006-06-16 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치

Country Status (2)

Country Link
US (1) US8458241B2 (ko)
KR (2) KR100762281B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762281B1 (ko) 2005-12-08 2007-10-01 한국전자통신연구원 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치
KR100884385B1 (ko) * 2007-08-31 2009-02-17 한국전자통신연구원 신호 송신 장치 및 그 방법, 이를 위한 역고속 푸리에 변환장치
CN102306142B (zh) * 2011-08-11 2014-05-07 华中科技大学 一种fft倒序操作存储器数据调度方法及电路
CN112597726A (zh) * 2020-12-16 2021-04-02 北京时代民芯科技有限公司 一种fft芯片的优化方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010076759A (ko) * 2000-01-28 2001-08-16 오길록 셔플메모리를 이용하는 512포인트 에프에프티 구성 방법
KR20040009044A (ko) * 2002-07-22 2004-01-31 삼성전자주식회사 고속 푸리에 변환 장치
KR20040046478A (ko) * 2002-11-27 2004-06-05 한국전자통신연구원 메모리의 크기를 감소시킬 수 있는 고속 퓨리에 변환프로세서
KR100762281B1 (ko) * 2005-12-08 2007-10-01 한국전자통신연구원 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393457A (en) * 1981-03-26 1983-07-12 Advanced Micro Devices, Inc. Method and apparatus for sequencing addresses of a fast Fourier transform array
JPS62175866A (ja) * 1986-01-30 1987-08-01 Nec Corp シグナルプロセツサ
US4970674A (en) * 1988-03-10 1990-11-13 Rockwell International Corporation Programmable windowing FFT device with reduced memory requirements
EP0483454A3 (en) * 1990-10-31 1993-07-21 International Business Machines Corporation Fast fourier transform using balanced coefficients
US5355035A (en) * 1993-01-08 1994-10-11 Vora Madhukar B High speed BICMOS switches and multiplexers
US5491652A (en) * 1994-10-21 1996-02-13 United Microelectronics Corporation Fast Fourier transform address generator
WO1997019412A1 (en) 1995-11-17 1997-05-29 Teracom Svensk Rundradio Improvements in or relating to real-time pipeline fast fourier transform processors
US6061705A (en) 1998-01-21 2000-05-09 Telefonaktiebolaget Lm Ericsson Power and area efficient fast fourier transform processor
US6090140A (en) * 1999-02-17 2000-07-18 Shelhigh, Inc. Extra-anatomic heart valve apparatus
US6735610B1 (en) * 1999-04-29 2004-05-11 Walter E. Pelton Apparatus, methods, and computer program products for determining the coefficients of a function with decreased latency
US6477554B1 (en) 1999-09-17 2002-11-05 Globespanvirata, Inc. Circuit and method for computing a fast fourier transform
US7062523B1 (en) * 2000-08-01 2006-06-13 Analog Devices, Inc. Method for efficiently computing a fast fourier transform
JP3757782B2 (ja) 2000-10-30 2006-03-22 日本電気株式会社 Ｆｆｔ演算回路
US6704760B2 (en) * 2002-04-11 2004-03-09 Interdigital Technology Corporation Optimized discrete fourier transform method and apparatus using prime factor algorithm
US6917955B1 (en) * 2002-04-25 2005-07-12 Analog Devices, Inc. FFT processor suited for a DMT engine for multichannel CO ADSL application
US20050015420A1 (en) * 2003-07-18 2005-01-20 Gibb Sean G. Recoded radix-2 pipeline FFT processor
US7693034B2 (en) * 2003-08-27 2010-04-06 Sasken Communication Technologies Ltd. Combined inverse fast fourier transform and guard interval processing for efficient implementation of OFDM based systems
US7543010B2 (en) * 2003-11-03 2009-06-02 Board Of Regents, The University Of Texas System Modular pipeline fast Fourier transform
US7702712B2 (en) * 2003-12-05 2010-04-20 Qualcomm Incorporated FFT architecture and method
US7870176B2 (en) * 2004-07-08 2011-01-11 Asocs Ltd. Method of and apparatus for implementing fast orthogonal transforms of variable size
US7734674B2 (en) * 2005-08-08 2010-06-08 Freescale Semiconductor, Inc. Fast fourier transform (FFT) architecture in a multi-mode wireless processing system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010076759A (ko) * 2000-01-28 2001-08-16 오길록 셔플메모리를 이용하는 512포인트 에프에프티 구성 방법
KR20040009044A (ko) * 2002-07-22 2004-01-31 삼성전자주식회사 고속 푸리에 변환 장치
KR20040046478A (ko) * 2002-11-27 2004-06-05 한국전자통신연구원 메모리의 크기를 감소시킬 수 있는 고속 퓨리에 변환프로세서
KR100762281B1 (ko) * 2005-12-08 2007-10-01 한국전자통신연구원 고속 푸리에 변환 시스템의 메모리 주소 생성 방법 및 그를이용한 트위들 팩터 생성 장치

Also Published As

Publication number Publication date
US8458241B2 (en) 2013-06-04
US20080307026A1 (en) 2008-12-11
KR20070061166A (ko) 2007-06-13
KR100762281B1 (ko) 2007-10-01

Similar Documents

Publication Publication Date Title
CN110765709B (zh) 一种基于fpga的基2-2快速傅里叶变换硬件设计方法
CN101847986B (zh) 一种实现fft/ifft变换的电路及方法
Chen et al. An indexed-scaling pipelined FFT processor for OFDM-based WPAN applications
CN102043760B (zh) 数据处理方法及系统
JP2005531252A (ja) 高速フーリエ変換を用いた混合−基数方式の変調装置
KR100989797B1 (ko) Ｆｆｔ/ｉｆｆｔ 연산코어
CN108021781A (zh) 一种可参数化的fft ip核设计和优化方法
US9262378B2 (en) Methods and devices for multi-granularity parallel FFT butterfly computation
JP6256348B2 (ja) 高速フーリエ変換回路、高速フーリエ変換処理方法及び高速フーリエ変換処理プログラム
CN103901405B (zh) 实时块浮点频域四路脉冲压缩器及其脉冲压缩方法
KR20070061357A (ko) 고속 푸리에 변환 시스템의 메모리 주소 계산 방법 및 그를이용한 트위들 팩터 생성 장치
CN102541813B (zh) 一种多粒度并行fft蝶形计算的方法及相应的装置
JP2015503785A (ja) Ｆｆｔ／ｄｆｔの逆順ソーティングシステム、方法およびその演算システム
KR100892292B1 (ko) 병렬 구조 및 파이프라인 방식을 이용한 Ｒａｄｉｘ 2의4승 고속 푸리에 변환 프로세서
CN102004720B (zh) 可变长快速傅立叶变换电路及实现方法
US20140089370A1 (en) Parallel bit reversal devices and methods
CN114422315B (zh) 一种超高吞吐量ifft/fft调制解调方法
KR20080050054A (ko) 성긴 ｗ－ＮＡＦ 키 생성방법，이를 이용한 연산 방법 및암호화 방법
CN112149046A (zh) 一种基于并行时分复用技术的fft处理器及处理方法
KR100444729B1 (ko) 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법
Chandu et al. Design and implementation of high efficiency square root circuit using Vedic mathematics
CN103023519B (zh) 一种费马数变换的方法和装置
Tay et al. Base transformation with injective residue mapping for dynamic range reduction in RNS
RU2786204C1 (ru) Цифровое сглаживающее устройство
JP3514566B2 (ja) 除算／開平回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application