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Die schnelle Fourier-Transformation
zweier komplexer Eingangsdatensätze
wird beispielsweise für
die datentechnische Verarbeitung von kohärenten Radarsignalen benötigt, bei
denen die gesuchte Information in der Amplitude und in der Phasenlage des
Radarechos liegt. Unter anderem diesbezüglich beschreibt die
DE 39 33 171 A1 die
Verarbeitungsmöglichkeit
komplexer Zahlen aus Realteil (i) und Imaginärteil (q) auf einem universell
einsetzbaren Chip, der es ermöglicht,
mit speziellen Befehlen über zwei
parallel geschaltete Recheneinheiten die für die FFT-Butterfly-Operation
erforderlichen beiden komplexen Additionen auszuführen. Die
dort eingangsseitig einer Recheneinheit in Pipeline-Architektur
vorgeschalteten zwei Multiplizierer sind so ausgelegt, dass sie
eine komplexe Multiplikation in zwei Taktzyklen des Chips ausführen können. Dafür wird die Schaltungsanordnung
auf dem Chip entsprechend konfiguriert; wobei ein dualer Multiplizier-
und Addierbefehl benutzt wird, um zwei Glieder gleichzeitig zu multiplizieren
und sie zum Eingangswert zu addieren. Die vollständige Ausübung eines FFT-Butterfly in zwei
Zyklen beruht damit darauf, an eine erste komplexe Multiplikation
zwei komplexe Additions-Operationen anzuschließen, wofür die an sich variablen Datenwege
auf dem Chip der gerade angeforderten Rechenoperation entsprechend
vorgegeben werden.
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Anstelle eines solchen universell
für die
Verarbeitung von Gleitkommainformationen ausgelegten Chip mit Pipeline-Architektur
und frei vorgebbaren Verarbeitungswegen sind speziell für die schnelle Fourier-Transformation
auch Transputer-Schaltungen bekannt, beispielsweise aus dem Artikel
von P. Eckelmann "Transputer – richtig
eingesetzt; Beispiele für
die Fourier-Transformation in OCCAM" (ELEKTRONIK Heft 4 vom 22.02.85, Seiten
57 bis 62) beschrieben. Eine weitere Schaltungsanordnung ist in Form
des FFT-Signalprozessors TMS 320 (ELEKTRONIK Heft 21 vom 17.10.86,
Seiten 101 – 110)
bekannt.
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Bei der Ausführung der FFT auf einem Digitalrechner
wird der entsprechende Algorithmus wiederholt auf Speicherzellen
angewendet. Somit wird die FFT mit nicht optimalen Universalschaltungen durchgeführt, die
für ihren
Einsatz nach Maßgabe des
abzuarbeitenden Transformations-Algorithmus programmiert werden
müssen.
Aufgrund der softwaremäßigen Optimierung
für derartige
Universalschaltungen ist zwar eine FFT zur Frequenzanalyse zeitabhängiger Werte
möglich.
Bedingt durch die Rechenprogrammstruktur für die Arbeitsweise solcher Rechner
sind der Rechengeschwindigkeit jedoch Grenzen gesetzt. Diese treten
insbesondere dann störend
in Erscheinung, wenn es sich darum handelt, in Realzeit einen großen Anfall
diskreter komplexer (also aus Real- und Imaginär-Anteil bestehender) Eingangsdaten
(sogenannte Worte) zu transformieren, wie es beispielsweise für die Signalverarbeitung von
Hochfrequenz-Radaranlagen zu Klassifizierungsaufgaben erforderlich
ist.
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Da die Verarbeitung, bedingt durch
den hohen Datenanteil und die bestimmte Art der Abarbeitung, relativ
zeitaufwendig ist, wurden in den letzten Jahren mit den jetzt immer
höheren
Integrationsraten die Möglichkeiten
geschaffen, auf hochintegrierten Chips einen Prozessor zu entwickeln,
der den bei der FFT notwendigen Algorithmus hardwaremäßig löst.
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Damit entfallen einige bisher notwendigen Programmschritte.
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Die schnelle Fourier-Transformation
(FFT) wird allgemein mit einem Netzwerk einzelner, untereinander
gekoppelter Schmetterlingsoperatoren bzw. Butterflyoperatoren bearbeitet.
Dabei werden Eingangswertpaare aus dem Zeitbereich in den Butterflyoperatoren
verknüpft
und so ein in den Frequenzbereich transformiertes komplexes Ergebnis über Energie
und Phasenlage der Spektrallinien ermittelt.
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Die Butterflyoperatoren sind dabei
auf einem Chip untergebracht, wobei ihnen Speicher und Multiplexer
zugeordnet sind. Je Butterfly und Zeittakt werden genau zwei komplexe
Eingangswerte gleichzeitig verarbeitet. Die Daten kommen aber seriell
an. Deshalb muß man
einen Wartezyklus zwischenspeichern, bis am Eingang wieder Daten
verlangt werden. In der
US 5,028,877 ist
man den Weg gegangen, die Ausgangswerte auf die Eingänge zurückzukoppeln.
Damit weist diese Struktur breite Datenbusse auf, die nur zu 50%
der Zeit genutzt werden. Da es für
den Siliziumverbrauch auf dem Chip unerheblich ist, ob nun Transistoren
bzw. Schaltelemente oder Drähte
gezogen werden, wird hier ein hoher Platzbedarf nicht voll genutzt.
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Der Erfindung liegt somit die Aufgabe
zugrunde, die Butterflyoperatoren so aufzubauen, daß sie ohne
Rückkopplung
von Datenphasen auskommen und die Butterflyoperatoren auf einer
geringeren Chipfläche
integriert werden können.
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Diese Aufgabe wird durch die Merkmale
des Patentanspruchs 1 gelöst.
In einem Halb-Butterflyoperator sind zwei Multiplizierer vorgesehen, über die jeweils
zwei Eingangswerte in zwei Taktzyklen zu zwei Ausgangswerten verarbeitet
werden, wobei diese Eingangswerte innerhalb zweier Taktzyklen so verarbeitet
werden, daß die
Daten, ohne Zeitlücken füllen zu
müssen,
ständig
in die Halb-Butterflyoperatoren geschoben werden können.
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Nach dieser Lösung erfolgt die schnelle Fourier-Transformation
in einer' Struktur,
die ein lückenfreies
Arbeiten ermöglicht
und ohne Rückkopplung von
Datenphasen auskommt. Trotz gleicher Rechenoperationen und großen Bedarfs
an Einzelelementen ist der Bedarf an Chipfläche um einen erheblichen Teil
geringer als bei bekannten Strukturen, da keine Busse für die Datenrückleitung
erforderlich sind. Es wird also bei deutlich reduziertem Hardwareaufwand und
geringfügig
höherer
Durchlaufverzögerung (pipeline
delay) die gleiche Leistung wie bei einem FFT-Prozessor mit Voll-Butterfly
erreicht.
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Zusätzliche Alternativen und Weiterbildungen
sowie weitere Merkmale und Vorteile der Erfindung ergeben sich aus
den weiteren Ansprüchen und,
auch unter Berücksichtigung
der Darlegung in der Zusammenfassung, dem Ausführungsbeispiel.
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Die Erfindung wird nachstehend anhand
eines Ausführungsbeispiels
näher erläutert. In
der zugehörigen
Zeichnung zeigt:
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1 ein
Blockschaltbild eines FFT-Schaltkreises
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2 einen
Halb-Butterfly mit einer Genauigkeit von 16 Bit.
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In 1 wird
ein Blockschaltbild eines FFT-Schaltkreises gezeigt, wobei sämtliche
zusätzliche
Steuerungen, die nicht Gegenstand dieser Erfindung sind, wie die
Datenspeicher vor, zwischen und nach den Butterflyoperatoren, über die
die notwendige Umsortierung der Daten für den Decimation in Time Algorithmus
erfolgt, nicht gezeigt werden.
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Die dargestellte Schaltung ist für die Rechnung
einer 16-, 32-, 64- oder 128-Punkte-Transformation ausgelegt. Die
Schaltung besteht im wesentlichen aus 7 Halb-Butterflys 1 bis 7.
Die Daten von einem üblichen
Ansteuerungsschaltkreis 8 werden auf eine Eingangsstufe 9 gegeben.
Von dieser Eingangsstufe 9 werden die Daten über einen
ersten Multiplexer 10 auf einen Eingangsspeicher 20 geführt. Diesem
Eingangsspeicher 20 ist ein zweiter Multiplexer 11 nachgeschaltet, über den
die Daten auf den ersten Halb-Butterfly 1 geführt werden.
Dieser erste Halb-Butterfly 1 ist wiederum über einen
ihm nachgeschalteten Multiplexer 11.1 mit dem nächsten Halb-Butterfly 2 verbunden.
In dieser Art und Weise sind die ersten sechs Halb-Butterflys 1 bis 6 über Multiplexer 11.1 bis 11.6 mit
dem nächsten
Halb-Butterfly 2 bis 7 verbunden. Der siebente
Halb-Butterfly 7 wird
ebenfalls über
einen Multiplexer 11.7 auf eine Ausgangsstufe 21 geführt, welcher
ebenfalls ein Multiplexer 12 nachgeschaltet ist.
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Alle Multiplexer 10, 11, 11.1 bis 11.7, 12 sind über einen
Test- und Ausgabebus 22 miteinander verbunden, so daß sie den
Eingangssignalspeicher, die Halb-Butterflys 1 bis 7 und
die Ausgangsstufe 21 überbrücken können.
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Die FFT-Schaltung laut 1 enthält weiterhin Baustufen 13, 14, 15.
Davon ist die Steuerung 13 zur Unterscheidung der Signale
START, STROBE und MODE vorgesehen, wobei ihr Ausgang MODE auf eine
Teststeuerung 14 geführt
wird. Diese Teststeuerung 14 wird von dem internen SCAN-Signal bzw,
den TEST-Signalen gesteuert, wobei hier auch die Taktung der Steuerung 13 und
der Kontrollschaltung 15 erfolgt. Die Kontrollschaltung 15 erhält ihre Daten
aus der Ausgangsstufe 21.
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In 2 wird
die detaillierte Schaltung eines der in 1 eingesetzten Halb-Butterflys dargestellt.
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Mit dieser Anordnung können die
Werte A' und B' nach folgender Formel
berechnet werden: A' = A – WB = [Ai + (WiBi – WqBq)]
+ j[Aq + (WqBi + WiBq)]
B' = A – WB = [Ai – (WiBi – WqBq)] + j[Aq – (WqBi
+ WiBq)]
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Kennzeichen dieser Schaltung sind
zwei Multiplizierer 23, 24. Auf den ersten Multiplizierer 23 werden
die Daten Wi und abwechselnd die Daten Bi und Bq geführt; auf
den zweiten Multiplizierer 24 werden die Daten Wq und abwechselnd
die Daten Bi und Bq eingegeben. Die Ausgänge des ersten Multiplizierers 23 sind
auf ein erstes Zeitglied 25, die Ausgänge des zweiten Multiplizierers 24 sind
auf ein zweites Zeitglied 26 geschaltet. Ein drittes Zeitglied 27 wird abwechselnd
mit den Daten Ai und Aq beaufschlagt, diesen Zeitgliedern 25, 26, 27 ist
jeweils ein weiteres Zeitglied 25.1, 26.1, 27.1 nachgeschaltet.
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Ein Scan-Ausgang des dem ersten Zeitglied 25 nachgeschalteten
Zeitgliedes 25.1 wird auf das Zeitglied 27 für die Verzögerung der
Daten Ai und Aq geführt.
Das dem zweiten Zeitglied 26 nachgeschaltete Zeitglied 26.1 wird
mit einem weiteren Zeitglied 26.2 verbunden, von dem ebenfalls
ein Scan-Ausgang auf das erste Zeitglied 25 rückgeführt wird.
Ein Scan-Ausgang 28 des dem dritten Zeitglied 27 nachgeschalteten
Zeitgliedes 27.1 dient zu Testzwecken. Die Scan-Leitung 28 wird
dabei auf den nachgeschalteten Halb-Butterfly geführt und
zur Beaufschlagung des dortigen Zeitgliedes 26 benutzt.
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Die Daten Ai und Aq werden jetzt über zwei Zeitglieder 27, 27.1 auf
einen Addierer 29.1 und einen Subtrahierer 29.2 geschaltet,
während
die Daten aus dem ersten Multiplizierer 23 zeitverzögert auf eine
Addier- und Subtrahierstufe 30 geführt werden. Das über drei
Zeitglieder 26, 26.1, 26.2 geführte Ergebnis
aus dem zweiten Multiplizierer 24 wird über einen Multiplexer 31 ebenfalls
auf die Addier- und Subtrahierstufe 30 geführt. Weiterhin
werden noch die Daten aus dem zweiten Zeitglied 26 auf
diesen Multiplexer 31 geschaltet. Das Ergebnis der Addier-
und Subtrahierstufe 30 wird in dem Addierer 29.1 und dem
Subtrahierer 29.2 verarbeitet, deren Ausgänge dann
auf den nachgeschalteten Multiplexer 11.i (i = 2 bis 7)
geführt
werden.
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Der Test- und Ausgabebus 22 wird
pro Halb-Butterfly direkt auf den zugehörigen Multiplexer 11.i geführt. Als
weitere Textleitung wird der Scan-Ausgang 28 des vorgeschalteten
Halb-Butterflys auf die zweite Verzögerungsstufe 26 geschaltet.
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Mittels der Signale SEL, PMX und
PMY auf den Steuerleitungen 32, 33, 34 werden
die Zeitglieder 25 bis 27.1 aktiviert bzw. ausgeschaltet.
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Eine weitere Steuerleitung 35 dient
zum Aktivieren des Multiplexers 31 und der Addier- und
Subtrahierstufe 30. Für
Testzwecke ist ein Testbus 36 vorgesehen, der auf den nachgeschalteten
Multiplexer 11.i geführt
ist, wobei dieser Testbus 36 über eine Testleitung 37 aktiviert
wird.
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Mit dem vorgestellten FFT-Schaltkreis
kann man eine 128-Punkte-Transformation durchführen. Um diese 128-Punkte-Transformation
rechnen zu können,
braucht man sieben Durchläufe,
wobei jeweils pro Durchlauf für
alle Werte eine Butterflyoperation zu berechnen ist.
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Diese Schaltung besteht im wesentlichen aus
den sieben Halb-Butterflys 1 bis 7, deren Eingangsstufe 9 und
der Ausgangsstufe 21, wobei eine nicht dargestellte Steuerung
dafür sorgt,
daß die
Daten in einer bestimmten Art und Weise geordnet werden.
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Die Verarbeitungsreihenfolge entspricht nicht
der Reihenfolge, wie die Daten angeliefert werden, und auch die
am Ausgang der Schaltung erscheinenden Daten müssen gegebenenfalls noch umsortiert
werden.
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Die drei Blöcke 13, 14, 15 dienen,
wie bereits dargelegt, Steuer- und Testzwecken. Sie sind mit auf dem
Chip integriert, da dieses für
die Testfunktionen von Vorteil ist. Für die eigentliche Funktion
der FFT-Schaltung
sind sie jedoch unerheblich.
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Da die 16-Hit-Eingangsgrößen jeweils über einen
Halb-Butterfly 1 bis 7 und an diesem vorbei auf einen
Multiplexer 11.1 bis 11.7 geführt werden, ergibt sich die
vorteilhafte Möglichkeit,
mit der Schaltung nicht nur eine 128-Punkte-FFT zu berechnen, wofür sie sieben
Operatoren braucht, sonderen auch 64 Punkte, 32 Punkte oder 16 Punkte.
Dazu wird dann jeweils ein Operator weniger benötigt. So kann durch entsprechende
Steuerung jeder Halb-Butterfly 1 bis 7 umgangen
werden.
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So kann man z. B. nach dem sechsten
Operator die Daten heraus und auf die Ausgangsstufe 21 führen, d.
h, der siebente Operator wird umgangen. Mit dieser Struktur ist
man in der Lage, jeden Halb-Butterfly 1 bis 7 einzeln
anzusprechen, insbesondere zu Testzwecken.
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Das Ergebnis des Halb-Butterflys 1 bis 7 kann
somit immer direkt zum Ausgang gegeben werden. Damit kann man auch
jeden einzelnen Operator unabhängig
von seiner Umgebung testen. Die dazu notwendige Ansteuerung erfolgt
von außen.
Ebenso gehört
zu den Halb-Butterflys ein nicht dargestelltes Steuerwerk, welches
dafür sorgt,
daß pro
Zeitschritt immer die richtigen "Schalter" umgelegt werden,
d. h, die richtigen sogenannten Twidle-Faktoren genommen werden.
Die Twidle-Faktoren wirken dabei wie Multiplikatoren, mit denen
eine Phasendrehung erreicht wird. Um nun dem Steuerwerk mitzuteilen,
ob addiert oder subtrahiert werden soll und aus welchen Eingängen die
Operanden kommen, wird üblicherweise
ein ROM eingesetzt, welcher das entsprechende Steuerprogramm enthält.
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Es werden dabei in jeder Stufe Multiplikationen
mit einem komplexen Wort auf dem Einheitskreis durchgeführt, um
die Phase, aber nicht die Amplitude dieses komplexen Wertes zu ändern.
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Es kommt bei den oben angegebenen
Formeln im wesentlichen darauf an, das Produkt W.B komplex zu erzeugen
und dann zu addieren oder zu subtrahieren, wobei W den komplexen
Drehfaktor darstellt. Das passiert in zwei Zeitschritten hintereinander.
Die Werte Wi (für
inphase) und Wq (für
quadratur), also der Realteil und der Imaginärteil sind im ROM gespeichert.
Entscheidend ist jetzt der Einsatz der Zeitglieder 25 bis 27.1,
welche die Werte für
einen Takt speichern und als Verzögerungsglieder für einen
Takt arbeiten. Die einzelnen Zeitglieder 25 bis 27.1 können über ihre
Steuerleitung 32, 33, 34 durch die Rechenvorschrift
so aktiviert werden, daß die
zu verarbeitenden Daten zur richtigen und gleichen Zeit an die nachgeschaltete
Addier- und Subtrahierstufe 30 geführt werden.
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Dieses erkennt man insbesondere bei
der Zuführung
der Daten an den Multiplexer 31. Es kann zwischen dem nur
einmal verzögerten
Produkt Bq.Wq und dem dreimal verzögerten Produkt Bi.Wq gewechselt
werden, so daß die
nachgeschaltete Addier- und Subtrahierstufe 30 mit den
vorher im Multiplizierer 23 berechneten Produkten Bi.Wi
und Bq.Wi die Differenz BiWi – BqWq
bzw. die Summe BqWi + BiWq bilden kann. In dieser Addier- und Subtrahierstufe 30 und
dem nachgeschalteten Addierer 29.1 und Subtrahierer 29.2,
wo die Werte für
A zugeführt wer den,
wird die komplexe Addition und Subtraktion entsprechend der oben
angeführten
Formel ausgeführt
und die beiden Ergebnisse A' und
B' berechnet.
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Die ankommenden Werte Bi, Wi und
Wq werden dabei parallel in zwei Zeitschritten in die Multiplizierer 23, 24 geschoben,
d. h. im ersten Takt die Daten Bi, Wi, Wq und im zweiten Takt Bq,
Wi, Wq. Um den Genauigkeitsanforderungen bei der Berechnung zu genügen, werden
Rundungseinrichtungen eingesetzt. Die sich aus der 16-Bit-Multiplikation
ergebenden 32 Bit in den Multiplizierern 23, 24 werden auf
16 Bit plus zwei Genauigkeitsbit gerundet. Diese zwei Genauigkeitsbit
werden dann in der letzten Berechnungsstufe dem Addierer 29.1 und
dem Subtrahierer 29.2 wieder abgeschnitten, so daß ein Ergebnis
von 16 Bit vorliegt. Diese Vorgehensweise verhindert, daß die Wortbreiten
beliebig wachsen.