KR880011681A - 메모리연결형 파면어레이 프로세서 - Google Patents

메모리연결형 파면어레이 프로세서 Download PDF

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KR880011681A
KR880011681A KR870002221A KR870002221A KR880011681A KR 880011681 A KR880011681 A KR 880011681A KR 870002221 A KR870002221 A KR 870002221A KR 870002221 A KR870002221 A KR 870002221A KR 880011681 A KR880011681 A KR 880011681A
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이.돌세크 퀜틴
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존 디어덴
더 존스 홉킨스 유니버시티
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Abstract

내용 없음

Description

메모리연결형 파면어레이 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 선형 어레이인 메모리연결형 파면어레이 프로세서를 보인 블록당이그램.
제3도는 본 발명에 다른 메모리연결형 파면어레이프로세서의 2차원구조의 어레이구성을 보인 블록다이아그램.
제4도는 선형 MWAP 어레이에 사용된 처리소자의 블록다이아그램.

Claims (47)

  1. 메모리연결형 파면어레이프로세서에 있어서, 이 프로세서가 적어고 두 퍼리소자의 선형어레이와 이 선형어레이내에 전역 비동기식 통신이 이루어지도록 하는수단으로 구성되고, 이 수단이 이중포트메모리연결소자의 교대선형시팍스를 형성하도록 상기 선형어레이내에 배치된 다수의 이중포트메모리연결소자와, 각 처리소자와 그 인접이중포트메모리연결소자사이의 비동기식 통신이 이루어지도록 하는 처리소자록 구성됨을 특징으로 하는 파면어레이 프로세서.
  2. 청구범위 제1항에 있어서, 상기 각 이중포트메모리연결소자가 우측포트, 좌측포트 및 이들 우측포트와 좌측포트를 통하여 액세스 가능한 메모리로 구성되어 계산에 사용된 계수, 중간계산과 데이터가 처리단계사이에서 상기 이중포트메모리연결소자에 기억되는 바의 파면어레이 프로세서.
  3. 청구범위 제2항에 있어서, 상기 선형어레이의 처리소자(PE)와 이중포트메모리연결소자(DPM)가 말미에 도시된 교댜시팍스를 형성하도록 연결되고, 각 처리소자가 우측인접 이중포트메모리연결소자의 선택된 메모리장소에 액세스 하도록 그 우측인접 이중포트메모리연결소자의 상기 좌측포트에 결합되고 좌측인접 이중포트메모리연결소자의 선택된 메모리장소에 액세스하도록 그 좌측인접 이중포트메모리연결조사의 우측포트에 결합되어 데이터, 중간계산 및 계수가 수신처리소자에 의하여 데이터가 이용되는 순서에 의하여 제한되지 않는 요구된 순서로 처리소자사이를 통과하는 바의 파면어레이 프로세서.
    (여기에서 n은 처리소자/이중포트 메모리연결소자 쌍의 수를 나타내는 정수이다)
  4. 청구범위 제3항에 있어서, 특정처리소자의 데이터 구동 비동기식 제어를 제공하기 위하여 각 처리소자와 연합된 국부제어구단이 구성되어 있고, 상기 국부제어수단은 특정처리소자와 그 인접한 이중포트메모리연결소자의 하나사이의 비동기식 핸드 쉐이킹을 제공하기 위한 수단으로 구성된 바의 파면어레이 프로세서.
  5. 청구범위 제4항에 있어서, 동작시마다 두 교대상태 사이를 스위칭하기 위하여 각 이중포트메모리연결소자와 결합된 적어도 하나의 제어플래그수단이 구성되어 있고, 각 처리수단은 그 우측인접이중포트메모리연결소자와 그 좌측인접이중포트메모리연결소자에 결합된 적어도 하나의 상기 제어플래그수단을 선택적으로 동작시키기 위한 수단으로 구성된 바의 파면어레이 프로세서.
  6. 청구 범위 제5항에 있어서, 상기 각 국부제어수단이 그 우측인접이중포트메모리연결소자와 결합된 적어도 하나의 상기 제어플래그수단의 상태를 감지하고 상기 좌측인접이중포트메모리연결소자에 결합된 적어도 하나의 상기 제어플래그의 상태를 삼지하기 위한 제1수단과, 프로그램시팍스가 상기 우측 또는 좌측인접이중포트메모리연결소자의 메모리장소에 액세스 하는 것이 실패하고 이와 결합된 적어도 하나의 상기 제어플래그 수단이 셋트되지 않고 상기 적어도 하나의 플래그수단이 셋트될때까지 계속 프로그램실행을 중지시키는 경우 프로그램 실행을 중지시키기 위한 제2수단으로 구성되는 바의 파면어레이 프로세서.
  7. 청구범위 제5항에 있어서, 각 처리소자가 상기 우측인접이중포트메모리연결소자의 메모리장소에 선택적으로 어드래스 지정하기 위한 적어도 하나의 우측 어드레스메모리수단과, 상기 좌측인접이중포트메모리연결소자의 메모리장소에 선택적으로 어드레스지정하기 위한 적어도 하나의 좌측어드레스메모리수단으로 구성되고, 상기 우측이중포트메모리연결소자를 위한 적어도 하나의 상기 각 제어플래그수단이 적거도 하나의 상기 우측어드레스 수단중 어느 특정의 것에 결합되고, 상기 좌측메모리연결소자를 위한 적어도 하나의 상기 각 제어플래그수단이 적어도 하나의 좌측어드레스 수단중 어느 특정의 것에 결합되며, 또한 상기 국부제어수단이 상기 우측인접이중포트메모리연결소자와 결합된 상기 적어도 하나의 제어플래스수단이 상태를 감지하고 상기 좌측인접메모리연결조사와 결합된 상기 적어고 하나의 에어플래그수단의 상태를 감지하기 위한 제1수단과, 프로그램 시팍스가 상기 우측인접 이중포트메모리연결소자의 메모리장소에 액세스하도록 상기 적어도 하나의 우측어드레스수단을 호출하는 경우 상기 적어도 하나의 우측어드레스수단과 결합된 상기 적어도 하나의 플래그제어수단이 세트될 때 까지 상기 특정처리소잔의 프로그램실행을 중지하고 또한 프로그램시팍스가 상기 좌측인접이중포트메모리연결소자의 메모리장소에 액세스하도록 상기 적어도 하나의 좌측어드레스수단을 호출하는 경우 사기 적어도 하나의 좌측어드레스수단과 결합된 상기 적어도 하나의 플래그제어수단이 셋트될때까지 프로그램 실행을 중지하기 위한 제2수단으로 구성되는 바의 파면어레이 프로세서.
  8. 청구범위 제4항에 있어서, 각 처리소자가 상기 선형어레이에서 우측과 좌측에 배치된 인접한 이중포트메모리연결소자의 메모리장소에 동시 액세스하기위한 다중방향 통신수단과, 상기 다중방향 통신수단의 동작과 동시에 계산기능을 수행하기 위한 수단으로 구성된 바의 파면어레이 프로세서.
  9. 청구범위 제8항에 있어서, 각 처리소자가 상기 이중포트메모리연결소자의 메모리장소를 우측으로 어드레지정하기 위한 우측어드레스레지스터와, 상기 이중포트메모리연결소자의 메모리장소를 좌측으로 어드레스지정하기 위한 우측어드레스 레지스터로 구성되는 바의 파면어레이 프로세서.
  10. 청구범위 제9항에 있어서, 상기 인접한 좌우측 이중포트메모리연결소자의 메모리장소에 동시 액세스하기 위한 상기 수단이 입력레지스터, 출력레지스터, 그 우측에 근접배치된 상기 이중포트메모리연결소자의상기 우측에 결합된 우측데이타포트, 그 좌측에 근접배치된 상기 이중포트메모리연결소자의 상기 좌측에 결합된 좌측데이타포트와, 상기 우측데이타포트 또는 상기 좌측데이타포트로부터 상기 입력레지스터와 상기출력레지스터에 각각 엑세스하기 위한 수단으로 구성되고, 상기 처리소자가 상기 인접한 좌우측 이중포트메모리연결소자에 대한 동시 다중방향 통신능력을 갖는 바의 파면어레이 프로세서.
  11. 청구범위 제9항에 있어서, 상기 인접한 좌우측 이중포트메모리소자의 메모리장소에 동시액세스하기 위한 상기 수단이 입력레지스터, 출력레지스터, 내부연산레지스터, 우측에 근접배치된 상기 이중포트메모리연결데이타 소자에 일측단에서 결합되고 상기 입력 레지스터와 출력레지스터 그리고 내부연산레지스터에 동시 액세스하기 위하여 타측단에서 결합된 우측데이타포트와, 좌측에 근접 배치된 상기 이중포트메모리연결소자의 상기 우측포트에 일측단에서 결합되고 입력레지스터와 출력레지스터 그리고 내부연산레지스터에 동시액세스하기 위하여 타측단에서 결합된 좌측데이타포트로 구성되는 바의 파면어레이 프로세서.
  12. 청구범위 제11항에 있어서, 상기 처리소자가 상기 특정처리소자의 작업을 시퀜싱하기 위하여 논리회로와 결합된 프로그램메모리로 구성되고, 명렬어는 상기 우측데이타포트 및 좌측데이타포트로부터 판독 또는 기록작업을 제어하기 위한 별도의 필드를 가지며, 좌측데이타포트로에 대한 판독 또는 기록과 우측포트에 대한 판독 또는 기록이 동일 명령사이클에서 이루어지는 바의 파면어레이 프로세서.
  13. 청구범위 제12항에 있어서, 상기 처리소자와 승산기와 가산기/감산기로 구성되는 연산부분과, 동시 승산과 가산 또는 감산작업이 이루어질수 있도록 상기 내부연산레지스터에 상기 승산기와 상기 가산기/감산기를 결합하는 버스구성수단으로 구성되는 바의 파면어레이 프로세서.
  14. 청구범위 13항에 있어서, 상기 특정처리소자의 작업을 시퀜스하도록 상기 프로그램메모리에 기억된 명령어가 승산기, 가산시/감산기와, 상기 우측 및 좌측데이타포트로부터의 판독/기록작업을 제어하기 위한 별도 필드를 가지며, 좌측데이타포트에 대한 승산, 가산/감산 및 판독/기록과 우측데이타포트에 대한 판독/기록이 동일 명령사이클 중에 병렬로 행하여지는 바의 파면어레이 프로세서.
  15. 청구범위 제3항에 있어서, 주 컴퓨터와 결합된 제1포트와 메모리연결소자 DPC1에 결합된 제2포트를 갖는 입력인터페이스와, 주 컴퓨터와 결합된 제1포트와 이중포트메모리연결소자 DPMn+1에 결합된 제2포트를 갖는 출력인터페이스로구성되는 바의 파면어레이 프로세서.
  16. 청구범위 3항에 있어서, 주 컴퓨터와 결합된 제1포트와 이중메모리연결소자 LPMn+1에 결합된 제2포트를 갖는 입력인터페이스와, 주 컴퓨터와 결합된 제1포트와 이중포트메모리연결소자 DPM1에 결합된 제2포트를 갖는 출력인터페이스로구성되는 바의 파면어레이 프로세서.
  17. 청구범위 제4항에 있어서, 각 처리소자가 국부클럭으로 구성되어 각 처리소자가 전역클럭을 요구하지 아니하고 자체 시간조절되는 바의 파면어레이 프로세서.
  18. 청구범위 제5항에 있어서, 적어도 하나의 상기 제어플래그수단이 특정 이중포트메모리연결소자의 데이터버퍼중첩을 허용하도록 두 제어플래그로 구성되어 상기 특정 이중포트메모리연결소자의 근접한 좌우측의 처리소자가 상기 특저으 이중포트메모리연결소자의 여러 메모리장소에 동시 액세스할 수 있는 바의 파면어레이 프로세서.
  19. 청구범위 제2항에 있어서, 상기 메모리가 다수의 레지스터인 바의 파면어레이 프로세서.
  20. 청구범위 제2항에 있어서, 상기 메모리가 RAM 메모리인 바의 파면어레이 프로세서.
  21. 청구 범위 제9항에 있어서, 상기 처리소자가 각 베이스 레지스터가 어드레스 카운터/레지스터 쌍에 연결된 다수의 베이스 레지스터와, 어드레스버스에 결합된 각 어드레스 카운터/레지스터 쌍으로 구성되고, 상기 베이스 어드레스는 상기 어드레스 카운터의 기준메모리어드레스를 고정하며, 상기 어드레스 레지스터는 어드레스 카운터를 증분하거나 베이스어드레스에 값을 리세트하거나 또는 메모리가 요구되는 각 명령중에 현재 계수를 고정하기 위한 수단을 포함하는 바의 파면어레이 프로세서.
  22. 청구범위 21항에 있어서, 하나 이상의 상기 카운터/레지스터 쌍이 어드레스버스를 통하여 비트역순으로 연결된 바의 파면어레이 프로세서.
  23. 청구범위 22항에 있어서, 비트역순의 변형크기가 프로그램이 가능한 것인 바의 파면어레이 프로세서.
  24. 처리소자(PE)와 메모리연결소자(MLE)이 말미에 도시된 교대시팍스에 연결되고, 각 메모리 연결소자는 우측포트, 좌측포트와, 상기 우측 및 좌측포트를 통하여 액세스 가능한 메모리로 구성되고, 각 처리소자는 우측인접메모리연결소자의 메모리장소에 액세슷 하도록 그 우측인접메모리연결소자의 상기 좌측포트에 결합되고 좌측인접메모리연결소자의 메모리장소에 액세스 하도록 그 좌측인접메모링녀결소자의 상기 우측포트에 결합되어 상기 선형어레이내에서 전역 비동기식 통신이 이루어짐을 특징으로 하는 파면어레이 프로세서.
    (여기에서 n은 처리소자/메모리연결소자 쌍의 수를 나타내는 1이상의 정수이다.)
  25. 청구범위 24항에 있어서, 특정처리소자의 데이터구동 비동기식 제어를 제어하기 위하여 각 처리소자에 결합된 국부제어수단으로 구성되고, 상기 국부제어수단이 특정처리소자와 그 인접한 메모리연결소자의 하나 이상에 비동기식 핸드 쉐이킹이 이루어지도록 하는 수단으로 구성되는 바의 파면어레이 프로세서.
  26. 청구범위 25항에 있어서, 각 처리소자가 여러 알고리즘을 계산하기 위하여 여러 상이한 프로그램 시팍스를 기억시킬 수 있는 프로그램 메모리와, 각 프로그램 메모리의 시작어드레스를 변경시켜 계산된 알고리즘을 변경하기 위한 수다을 포함하므로써 상기 어레이의 상이한 처리소자가 상이한 계산을 수행하거나 동일처리소자가 상이한 계산을 수행 할 수 있는 바의 파면어레이 프로세서.
  27. 청구범위 26항에 있어서, 데이터와 계산이 상기 어레이의 우측 또는 좌측으로 전파되는 바의 파면어레이 프로세서.
  28. 청구범위 26항에 있어서, 처리율이 처리소자/메모리연결소자 쌍의 수를 증가시킴으로서 증가 될 수 있는 바의 파면어레이 프로세서.
  29. 청구범위 26항에 있어서, 상기 메모리연결소자가 상기 어레이의 처리소자단계사이에 계수와 다른 정보를 로딩 및 기억시키기 위한 수단으로 구성되는 바의 파면어레이 프로세서.
  30. 청구범위 26항에 있어서, 상기 메모리가 다수의 레지스터인바의 파면어레이 프로세서.
  31. 청구범위 26항에 있어서, 상기 메모리가 RAM 메모리로 구성되는 바의 파면어레이 프로세서.
  32. 상하좌우 방향을 갖는 처리소자의 2차원어레이와, 상기 2차원어레이내에서 전역 비동기식 통신이 이루어지도록 하는 수단으로 구성되오, 상기 수단은 각 처리소자와 그 인접이중포트메모리연결소자 사이에 비동기식 통신이 이루어지도록 상기 퍼리소자사이에서 상기 2차원어레이에 배치된 다수의 이중포트메모리연결소자로 구성됨을 특징으로 하는 메모리연결형 파면어레이 프로세서.
  33. 청구범위 32항에 있어서, 상기 각 이중메모리연결소자가 제1포트, 제2포트와, 이들 각 포트를 통하여 액세스 가능한 메모리로 구성되어 계산에 사용된 계수, 중간계산 및 데이터가 처리단계사이에서 상기 이중포트메모리연경소자에 기억될 수 있는 바의 파면어레이 프로세서.
  34. 청구범위 33항에 있어서, 각 처리소자가 특정처리소자에 인접하여 배치된 각 이중포트메모리연결소자의 포트에 결합되어, 데이터, 중간 계산 및 계수가 데이터가 수딘처리소자에 의하여 사용되는 순서에 의하여 제한되지 않는 어느 요구된 순서로 처리소자사이를 통과할 수 있는 바의 파면어레이 프로세서.
  35. 청구범위 34항에 있어서, 특정처리소자의 데이터구동 비동기식 제어를 제공하기위하여 각 처리소자와 결합된 국부제어수단으로 구성되고, 상기 국부제어수단이 특정처리소자와 그 인접한 이중포트메모리연결소자중의 하나 사이에 비동기식 핸드 쉐이킹이 이루어지도록 하는 수단으로 구성되는 바의 파면어레이 프로세서.
  36. 청구범위 35항에 있어서, 동작시마다 두 서로다른 상태를 사이클 스위칭하기 위하여 각 이중포트메몰연결소자와 결합된 적어도 하나의 제어플래그수단으로 구성되고, 각 처리소자는 상기 처리소자에 인접한 각 이중포트메모리연결소자와 결합된 적어도 하나의 제어플래그수단을 선택적으로 작동시키기 위한 수단이 구성되어 있는 바의 파면어레이 프로세서.
  37. 청구범위 제36항에 있어서, 상기 각 국부제어수단이 상기 처리수단에 인접한 상하좌우측 이중포트메모리연경소자와 결합된 작어도 하나의 제어플래그수단의 상태를 감지하기 위한 제1수단과, 프로그램시팍스가 상기 인접한 이중포트메모리연결소자의 하나에 있는 메모리장소에 액세스되도록 호출되고, 이에 결합된 상기 적어도 하나의 제어플래그수단이 셋트되지 않았으며 상기 적어도 하나의 제어플래그가 셋트될때까지 프로그램실행을 계속 중지토록 하는 특정처리소자의 프로그램실행을 중지하기 위한 제2수단으로 구성되는 바의 파면어레이 프로세서.
  38. 청구범위 36항에 있어서, 각 처리소자가 상측인접이중포트메모리연결소자의 메모리장소를 선택적으로 어드레스지정하기 위한 적어도 하나의 우측어드레스수단, 좌측인접 이중포트 메모리연결소자의 메모리장소를 선택적으로 어드레스지정하기 위한 적어도 하나의 상측어드레스수단, 우측 인접 이중포트 메모리연결소자의 메모리장소를 선택적으로 어드레스지정하기 위한 적어도 하나의 상측어드레스수단과, 하측 인접 이중포트 메모리연결소자의 메모리장소를 선택적으로 어드래스지정하기 위한 적어도 하나의 하측어드레스수단으로 구성되고, 상기 인접 상하좌우측 이중포트메모리 소자에 결합된 상기 각 적어도 하나의 제어플래그수단이 상기 어드레스수단의 어느 한 특정의 것과 결합되며, 상기 제어수단이 상기 인접한 상하좌우 이중포트연결소자와 결합된 상기 적어고 하나의 제어플래그수단의 상태를 감지하기 위한 제1수단과, 프로그램시팍스가 상기 특정한 적어도 하나의어드레스수단과 결합된 상기 적어도 하나의 제어플래그수단이 세트될때까지 메모리장소에 액세스토록 상기 적어도 하나의 좌우상하 어드레스수단을 호출시 특정처리소자를 위한 프로그램실행을 중지하기 위한 제2수단으로 구성되는 바의 파면어레이 프로세서.
  39. 청구범위 35항에 있어서, 각 처리소자가 상기 처리소자에 인접한 상하좌우 이중포트 메모리연결소자의 메모리장소에 동시 액세스하기 위한 다중방향 통신수단과, 상기 다중방향 통신수단의 동작과 동시에 계산기능을 수행하기 위한 수단으로 구성되는 바의 파면어레이 프로세서.
  40. 청구범위 4항에 있어서, 상기 선형어레이가 다중방향 프로세서 어레이의 한 구성부분인 바의 파면어레이 프로세서.
  41. 청구범위 14항에 있어서, 상기 선형어레이가 다중방향 프로세서 어레이의 한 구성부분인 바의 파면어레이 프로세서.
  42. 청구범위 24항에 있어서, 상기 어레이가 다중방향 프로세서 어레이의 한 구성부분인 바의 파면어레이 프로세서.
  43. 다수의 처리소자로 구성된 n-차원어레이(여기에서 n은 상기 어레이의 기하학적 크기를 나타내는 정수이다)와, 상기 어레이 내에서 전역 비동기식 통신이 이루어지도록 하는 수단으로 구성되고, 상기 수단은 상기 어레이 내에서 각 처리소자와 그 인접한 메모리연결소자사이의 비동기식 통신이 이루어지도록 상기 퍼리소자사이의 상기 어레이내에 배치된 다수의 메모리연결소자로 구성됨을 특징으로 하는 메모리연결형 파면어레이 프로세서.
  44. 청구범위 43항에 있어서, 상기 각 메모리연결소자가 제1포트, 제2포트 및 상기 각 포트를 통하여 액세스 가능한 메모리로 구성되어 계산에 가용된 계수, 중간계산 및 데이터가 처리단계에서 상기 메모리연결소자에 기억될 수 있는 바의 파면어레이 프로세서.
  45. 청구범위 44항에 있어서, 각 처리소자가 상기 n-차원어레이에서 특정처리소자에 인접한 각 메모리연결소자의 상기 포트중 어느하나의 특정한 것에 결합되어, 데이터, 중간계산 및 계수가 데이터가 수신처리소자에 의하여 사용된 순서에 의하여 제한되지 않는 어느 요구된 순서로 처리소자사이를 통과할 수 있는 파면어레이 프로세서.
  46. 청구범위 45항에 있어서, 특정프로세서소자의 데이터구동 비동기식 제어를 제공하기 위하여 각 처리소자의 결합된 국부제어수단이 구성되어 있고, 상기 국부제어수단이 특정처리소자와 그 인접 메모리연결소자의 하나사이에 비동기식 핸드쉐이킹이 이루어지도록 하는 수단으로 구성된 바의 파면어레이 프로세서.
  47. 청구범위 46항에 있어서, 각 처리소자가 상기 n-차원어레이내에서 특정처리소자에 인접한 각 메모리연결소자의 메모리장소에 동기 액세스하기 위한 당중방향 수단과, 상기 다중방향 통신수단의 동작과 동시에 계산기능을 수행하기 위한 수단으로 구성되는 바의 파면어레이 프로세서.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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