JPH02242471A

JPH02242471A - ディスクリートコサイン演算装置

Info

Publication number: JPH02242471A
Application number: JP1064331A
Authority: JP
Inventors: Takahisa Endo; 隆久遠藤; Tetsuro Iwamoto; 岩元　哲朗; Takeshi Matsuoka; 毅松岡
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-03-16
Filing date: 1989-03-16
Publication date: 1990-09-26
Anticipated expiration: 2014-10-06
Also published as: JP2958968B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、画像データの圧縮処理に用いられるディスク
リートコサイン演算装置に関する。

［従来の技術］最近、テレビ電話などの分野にはディスクリトコサイン
変換（以下、ＤＣＴと略称する。）を利用した画像デー
タの圧縮処理が注目されている。

ここで、ＤＣＴは、直交変換の一つであり、カルネン・
レーベ変換と並んでエネルギー集中度の最も高い変換法
といイ）れるものである。

いま、信号ｆ　（ｊ）（ｊ＝０．１、・・・、Ｎ−１）
の−次元ＤＣＴによる結果Ｆ　（ｕ）（ｕ＝ｏ、１、・
・、Ｎ−１）は次式で定義される。

Ｆ　（ｕ　）　＝　２Ｃ（ｕ）／Ｎ・ΣＩ（ｉ）ｃｏｓ
［（２ｉ＋１）ｕｘ／２Ｎ］ｊｖ。

ｕ＝０，１、−Ｎ　−まただし、ｕ＝０のとき　　ｃ（ｕ）＝１／Ｊ丁Ｕ≠０のとき　　ｃ　（ｕ）　＝１また、逆変換は、ｆ　（ｊ）　＝ΣＣ（ｕ）Ｆ（ｕ）ｃｏｓ［（２ｉ＋１
）ｕｘ／２Ｎ］ｊ＝０、１、　・・・　　Ｎ＋１で定義される。

つまり、ＤＣＴは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ　（０）　　：直流Ｆ　（１）：　ｃｏｓ　　［（２ｊ＋１）π／２Ｎ］Ｆ
　（２）：　ｃｏｓ　　［（２ｊ＋１）２π／２Ｎ］で
表現される。ここで、Ｎ＝８の場合には、第８図に示す
ようになる。

このような直交変換を画（象に対して施すことにより、
エネルギーが集中し、そのエネルギーの多い成分だけを
符号化することで、画像データの圧縮が行なわれるよう
になる。

ところで、このようなりＣＴを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサ−では、処理に相当な時間がかかってしまい、
現実的でない。

そこで、ＤＣＴの演算を効率よく実行するため、参考文
献ＩＥＥＥ　　ＴＲＡＮＳＡＣＴＩＯＮＯＮ　　ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮＳ、ＶＯＬ。

Ｃ０Ｍ−２５、ＮＯ，］、１、ＮＯＶＥＭＢＥＲ１９７
７（Ａｄａｐｔ　　ｉｖｅ　　　Ｃｏｄｉｎｇｏｆ　　
　　Ｍｏｎｏｃｈｒｏｍｅ　　　　ａｎｄＣｏｌｏｒ　
　　Ｉｍａｇｅ、ＷＥＮ−Ｈ８ＩＵＮＧＣＨＥＮＳ　Ｃ
，ＨＡＲＲＩＳＯＮ　　　ＳＭＩＴＨ）に開示されてい
るＤＣＴフローグラフが考えられている。第９図は、こ
のようなりＣＴフローグラフの一例を示すもので、ここ
では、８次ＤＣＴフローグラフを示している。そして、
このようなグラフを用いての演算処理は、ＤＣＴの場合
は左から右方向に演算を実行し、逆ＤＣＴの場合は右か
ら左方向に演算を実行するようになる。

ところで、このようなフローグラフを利用してＤＣＴ演
算を実行するものは、画像データを記憶した記憶手段よ
り配列順に画像データを読出し、これらデータに対して
上述のフローグラフにしたがってＤＣＴ演算を実行し、
この演算により得られた結果を元の記憶手段に戻して書
込むようにしている。ここで、８×８のＤＣＴ変換処理
における計算シーケンスを第１０図により説明すると、
この場合の記憶手段Ｍは、Ａ系統とＢ系統の２系統の記
憶部ＭＡ、ＭＢを有し、各記憶部ＭＡ。

ＭＢに人力データの格納エリアとしてアドレスＡＯ〜Ａ
３およびＢＯ〜Ｂ３からなるエリアをそれぞれ有してい
る。そして、各記憶部ＭＡ、ＭＢのアドレスＡＯ〜Ａ３
、ＢＯ〜Ｂ３に、それぞれ画像データｆ　（０）〜ｆ　
　（３）　、ｆ　（４）〜ｆ（７）を図示のように書込
み、この状態から上述したＤＣＴフローグラフに基づい
て第１０図の計算手順でＤＣＴ演算が実行される。ここ
では、まず、データｆ（０）とｆ　（７）についてｆ　
（０）＋ｆ　　（７）　　　ｆ　　（０）　−ｆ　　（
７）が演算され、加算結果がアドレスＡＯに、減算結果
がアドレスＢ３に書込まれ、次いで、データｆ（１）と
ｆ（６）についてｆ　（１）　十ｆ　（６）　、’ｆ　
（１）−ｆ（６）が演算され、加算結果がアドレスＡ１
に、減算結果がアドレスＢ２に書込まれ、以下、同様に
して第１０図に示す順序で演算が実行され、その演算結
果かＡ、Ｂ系統の各記憶部ＭＡ、ＭＢの格納アドレスに
書込まれるようになる。ここで、演算部（ａ）は加算、
演算部（ｂ）は減算、○を有する演算部（ａ′）は乗算
と加算、演算部（ｂ′）は乗算と減算の実行を示してい
る。

［発明が解決しようとする課題］ところが、このようなりＣＴ演算によると、最終的な処
理結果としてＡ、Ｂ系統の記憶部ＭＡ。

ＭＢの格納アドレスＡＯ〜Ａ３、ＢＯ〜Ｂ３に書込まれ
るデータＦ（０）〜Ｆ（７）は、それぞれ第１０図に示
すような関係になり、ＤＣＴ演算処理前の入力データｆ
　　（０）〜ｆ　（７）を格納したアドレスと全く一致
しなくなる。このため、従来では、ＤＣＴ演算後に記憶
手段より演算結果デ夕を最初の配列順で読出す場合は、
データ配列を並べ替えるなどしているが、これには特別
にアドレス発生回路を用意してリードアドレスおよびラ
イトアドレスを発生し、データの入替えを行なうように
しなければならず、その分回路構成が複雑になるたけで
なく、このための処理時間も必要になるなど、効率のよ
い処理か望めない欠点があった。

本発明は上記事情に鑑みてなされたもので、入カデータ
を格納するアドレスとＤＣＴ演算処理後のデータを格納
するアドレスを一致させることかでき、効率のよい処理
が可能なディスクリートコサイン演算装置を提供するこ
とを目的とする。

［課題を解決するための手段］本発明は、データ記憶手段より読出されるブタに対しデ
ィスクリートコサイン演算を実行するとともに演算結果
データを上記データ記憶手段に書込むようなディスクリ
ートコサイン演算装置において、上記データ記憶手段に
少なくとも２系統の記憶部を設けるとともに、各記憶部
に入カデタの格納エリアの他にワークエリアを設け、上
記各記憶部より同時に読出される被演算データの読出し
アドレスとこれら被演算データより得られる演算データ
の書込みアドレスを変えることを可能にして演算データ
を並び替えながらディスクリートコサイン演算を実行す
るようになっている。

［作用］この結果、データ記憶手段より読出されＤＣＴ演算処理
より得られた演算データを、入力データを格納していた
アドレストと同じアドレスに書込むことかできるように
なり、ＤＣＴ処理後のブタ続出しなどを簡単に行なうこ
とかできるようになる。

［実施例］以下、本発明の一実施例を図面にしたかい説明する。

第１図は、同実施例の主回路の回路構成を示すものであ
る。図において、１は外部インターフニス回路で、この
外部インターフェース回路１は図示しないＣＰＵからの
制御信号ＣＰ　（１０１２）でアドレスされるコマンド
レジスタを有し、内部動作／外部動作、ＤＣＴ／逆ＤＣ
Ｔ。

ＲＥＡＤ／ＷＲＩ　ＴＥ、Ｙ／Ｂ−Ｙ−Ｒ−Ｙなどの切
替え指定を行なうとともに、フラグＥＸＥＣをセットシ
てシステム全体の制御を行なう。また、２次元ＤＣＴの
演算または量子化中はＮＢＵＳＹ信号を外部に出力する
機能を有している。２はタイミングジェネレータで、こ
のタイミングジェネレータ２はシステムを動作させるた
めの基本タイミングクロックを発生する。３は１０ビツ
トのシンクロナスカウンタで、このカウンタ３はタイミ
ングジェネレータ２からのクロックＰ３をカウントシ、
後述するシーケンスメモリ６のアドレスを指定するよう
にしている。ここで、シンクロナスカウンタ３は、第３
図に示すように構成している。

３１はオア回路で、このオア回路３１の一方の入力端子
にインバータ３２を介して後述するシーケンスメモリ６
にＤＣＴ変換の制御プログラムとともに書込まれるエン
ドマーク信号ＬＮＥＮＤがりえられ、他方の入力端子に
後述するカウンタ８のカウント内容ＣＴ　（０）〜ＣＴ
　（３）が入力されるナンド回路３３の出力が与えられ
る。このオア回路３１の出力はアンド回路３４の一方の
入力端子に与えられる。このアンド回路３４の他方の入
力端子には外部インターフェース１からのフラグＥＸＥ
Ｃ出力が与えられる。アンド回路３４の出力はフリップ
フロップ３５のＤ端子に与えられる。

このフリップフロップ３５の口端子からの出力はフリッ
プフロップ３６のＤ端子、ノア回路３７の一方の入力端
子およびアンド回路３８の一方の入力端子に与えられ、
口端子からの出力はナンド回路３９の一方の入力端子に
与えられる。さらに、フリップフロップ３６の口端子か
らの出力は、ノア回路３７の他方の入力端子に与えられ
、口端子からの出力はナンド回路３９の他方の入力端子
に与えられる。ノア回路３７からは、ビジィ信号ＮＢＵ
ＳＹが出力される。また、アンド回路３８の他方の入力
端子には、タイミングジェネレータ２からのクロックＰ
３が与えられ、このクロックＰ３をカウンタ４０に対し
て出力するようにしている。さらにナンド回路３９の出
力は、ナンド回路４１の一方の入力端子に与えられる。

このナンド回路４１の他方の入力端子には、ライトイネ
ーブル信号ＷＥが与えられ、その出力端子よりＮＷＥ信
号が出力される。カウンタ４０は、３個の４ビツトバイ
ナリカウンタ４０１．４０２．４０３からなるもので、
アンド回路３８より与えられるクロックＰ３をカウント
してシーケンスメモリ６のデータを読出すためのＩＡ　
（０）〜ＩＡ（９）のアドレス信号を出力するようにな
っている。なお、リセット信号ＲＥＳＥＴは、インバー
タ４２を介してフリップフロップ３５．３６のＣＬＲ端
子、カウンタ４０を構成するバイナリカウンタ４０１．
４０２．４０３のＣＬＲ端子に与えられ、エンドマーク
信号ＬＮＥＮＤは、インバータ３２を介してバイナリカ
ウンタ４０１．４０２．４０３のＬＤ端子に与えられる
。さらにタイミング信号ＡＲＣＫはフリップフロップ３
５．３６のＣＫ端子に与えられる。

第１図に戻って、４．５．１１は２ｔｏｌのマルチプレ
クサで、このうちマルチプレクサ４が１ビツト、マルチ
プレクサ５および１１が共に１０ビツトの幅を有してい
る。これらマルチプレクサ４．５．１１はＣＰＵからの
制御信号ＣＰＵがｒＬＪ　レベルのときＡ個入力、「Ｈ
」レベルのときＢ個入力を選択するものである。この場
合、マルチプレクサ４はタイミングジェネレータ２また
はＣＰＵからのライトイネーブル信号ＮＣＷＥ。

マルチプレクサ５はシンクロナスカウンタ３からのアド
レス信号ＩＡ（０：９）またはＣＰＵからのアドレス信
号ＣＰ（０：９）、マルチプレクサ１１はアドレス変換
回路１０の出力またはアドレス変換部２３を介したＣＰ
Ｕからのアドレス信号（０・９）を選択するようになっ
ている。

６はシーケンスメモリで、このメモリ６は外部インター
フェース回路１より与えられるＤＣＴまたは逆ＤＣＴの
演算に必要な各種の制御データＣ３（５ビツト）を１ス
テツプごとにプログラムとしてストアするとともに、所
定ステップごとにエンドマーク信号ＬＮＥＮＤが書込ま
れている。

この場合、ＤＣＴおよび逆ＤＣＴに必要な制御ブタは異
なる領域、ここでは下位エリアにＤＣＴプログラム、上
位エリアに逆ＤＣＴプログラムをストアし、外部インタ
ーフェース１の領域指定信号ＤＣＴ　ＩによりＤＣＴ、
逆ＤＣＴのいずれかのプログラムを指定し、読出すよう
になっている。

ここで、シーケンスメモリ６は、書換え可能な４０ピッ
ｌ−Ｘ　２　ＫのＲＡＭで構成され、ＤＣＴまたは逆Ｄ
ＣＴの演算に必要な制御信号に対して最大１０２４ステ
ツプまでのプログラムを動作できるようにしている。第
４図はシーケンスメモリ６の構成図を示すもので、３ビ
ツトをデュアルホトメモリ１２のＡ領域のリードアドレ
スＡＲＣＯ：２）、３ビツトを同メモリ１２のＡ領域の
ライトアドレスＡＷ　（０：　２）　　　３ビツトを同
メモリ１２のＢ領域のリードアドレスＢＲ（０：　２）
、３ビツトを同メモリ１２のＢ領域のライトアドレスＢ
Ｗ（０：２）、５ビツトをシフタ］７のコントロール５
Ａ（０：４）、１ビツトを加減算器１つのコントロール
ＡＳＡ、２ビットをフリップフロップ１３．１４のラッ
チモードＡＭ　（０：　１）、５ビツトをシフタ１８の
コントロール５Ｂ（０：４）　　１ビツトを加減算器２
０のコントロールＡＳＢ、２ビットをフリップフロップ
１５．１６のラッチモードＢＭ（０：１）、１ビツトを
演算系統Ａのスルー／ループ切替ＡＴＬ、１ビットを演
算系統Ｂのスルー／ループ切替ＢＴＬ、１ビットをクロ
ス／パラレル切替ＣＰ、１ビットをシケンサエンドマー
クＬＮＥＮＤ、２ビットを演算系統Ａの量子化データＡ
Ｎ（０：１．）、２ビツトを演算系統Ｂの量子化データ
ＢＮ（０：１）、１ビツトを量子化コントロールＣＯＭ
Ｐに利用している。

そして、シーケンスメモリ６の各種の制御信号は、タイ
ミングジェネレータ２からのクロックＰ３の反転信号Ｎ
Ｐ３の立上がりエッヂでフリップフロップ７に一時ラッ
チされたのち、出力される。

ここで、フリップフロップ７にラッチされるエンドマー
ク信号ＬＮＥＮＤは、インバータ２４を介してカウンタ
８に与えられる。この場合・カウンタ８はエンドマーク
信号ＬＮＥＮＤの立下りをカウントする４ビツトのもの
で、８×８のサブブロック化された画像データに対して
０〜７Ｈ・で１次の行演算を、８〜Ｆ）ｌで２次の副演
算を行なわせるようにしている。また、フリップフロッ
プ７に記憶されるリードアドレスＡＲ（０：　２）　、
ライトアドレスＡＷ　（０：　２）はアドレス変換回路
９に、リードアドレスＢＲ（０：２）、ライドアドレス
ＢＷ　（０：　２）はアドレス変換回路１０に夫々与え
られる。アドレス変換回路９は、フリップフロップ７か
らのリードアドレスＡＲ（０：２）、ライトアドレスＡ
Ｗ　（０：　２）とカウンタ８のカウント値からデュア
ルポートメモリ］２のＡ領域のアドレス信号Ａ　（０：
　９）を出力し、アドレス変換回路１０は、フリップフ
ロップ７からのリードアドレスＢＲ（０：２）、ライト
アドレスＢＷ　（０：　２）とカウンタ８のカウント値
からデュアルポートメモリ１２のＢ領域のアドレス信号
Ｂ（０：９）を出力するようになっている。

デュアルポートメモリ１２は画像データを記憶するもの
で、１６ビツトＸ１０２４ワードより構成されている。

そして、アドレス変換回路９．１０からのアドレス信号
Ａ　（０：９）、Ｂ　（０：９）にしたがって同時に２
つのデータＭＡ（０：１５）　、ＭＢ　（０・１５）に
ついて書込み読出しかできるようになっている。また、
このデュアルポートメモリ１２はＤＣＴまたは逆ＤＣＴ
を行なう場合の入力データおよびその演算結果である出
］５カデータの記憶の他に、演算途中のデータを一時的に記
憶するワークメモリとしても使用される。

ここで、デュアルポートメモリ１２は第７図に示すよう
に、Ａ系統とＢ系統の２系統の記憶部１２１．１２２を
有し、記憶部１２］に入力データの格納エリアとしてア
ドレスＡＯ〜Ａ３のエリアの他にワークエリアＡＷ、記
憶部１２２に入力データの格納エリアとしてアドレスＢ
Ｏ−８３のエリアの他にワークエリアＢＷを有している
。

次に、第２図は同実施例の演算部の回路構成を示すもの
である。この場合、演算部は２つの演算系統Ａ、Ｂを有
している。

１３．１４は１６ビツトのフリップフロップ群で、シュ
アルポートメモリ１２からの第１のデータＭＡ　（０：
１５）をラッチする。また、１５．１６も］６ビツトの
フリップフロップ群で、シュアルポートメモリ１２から
の第２のデータＭＢ（０：１．５）をラッチする。ここ
で、フリップフロップ群１３．１．６の動作タイミング
はタイミング信号ＡＲＣＫ、ＢＲＣＫで行なわれ、フリ
ップフロップ群１４．１５の動作タイミングはタイミン
グ信号ＡＲＰＣＫ、Ｂ’ＲＰＣＫて行なわれる。

フリップフロップ群１３にラッチされたデータはシフタ
］７に与えられとともに、ゲートＧ１を介して加減算器
２０の子端子に与えられ、フリップフロップ群１６にラ
ッチされたデータはシフタ１８に与えられとともに、ゲ
ートＧ２を介して加減算器１９の子端子に与えられる。

また、フリップフロップ群１４にラッチされたデータは
ゲートＧ７を介して加減算器１９の子端子に与えられ、
フリップフロップ群１５にラッチされたデータはゲート
Ｇ８を介して加減算器１つの子端子に与えられる。

また、シフタ１７からの出力は加減算器１つの±端子に
与えられるとともに、ゲートＧ３を介してデュアルポー
トメモリ１２に書込まれ、シフタ１８からの出力は加減
算器２０の子端子に与えられるとともに、ゲートＧ４を
介してデュアルホトメモリ１２に書込まれる。加減算器
１９．２０は、４ビツトフルアダー×４とＥＸ−ＯＲ群
で構成され、２つの補数演算を行なうようになっている
。そして、これら加減算器１つ、２０からの演算結果は
フリップフロップ２１．２２に各別にラッチされたのち
、ゲートＧ５、Ｇ６を各別に介してデュアルポートメモ
リ］２に書込まれる。ここで、フリップフロップ２１　
、’２２の動作タイミングはタイミング信号ＡＬＣＫで
行なわれる。

次に、このように構成した実施例の動作を説明する。

この場合、ＣＰＵからの制御信号ＣＰＵかｒＬＪレベル
でマルチプレクサ４．５はともにへ入力側が選択される
ようになっている。また、シーケンスメモリ６には既に
下位エリアにＤＣＴプログラムおよび上位エリアに逆Ｄ
ＣＴプログラムがそれぞれロードされていて、この状態
から、いま外部インターフェース１の領域指定信号ＤＣ
ＴＩによりシーケンスメモリ６の下位エリアのＤＣＴプ
ログラムが指定されたものとする。

始めに、第３図において、リセット信号ＲＥＳＥＴによ
り、フリップフロップ３５．３６およびウンタ４０かク
リアされる。その後、８ピツトの画像データを符号付き
１６ビツトに拡張したものがＤＢ（０ニア）としてＣＰ
Ｕからデュアルポートメモリ１２に与えられる。そして
、ザブブロック８×８のデータ１６ビツト×６４ケを全
て書込んだところで、列部インターフェース１てフラグ
ＥＸＥＣがセットされる［第５図（ｂ）］。

すると、アンド回路３４の出力がｒＨＪ　レベルになる
ので［第５図（ｋ）］　、第５図（ｃ）に示すタイミン
グ信号Ａ’　ＲＣＫの立上がりでフリップフロップ３５
．３６のＱ端子の出力か順にｒＨＪレベルとなり［第５
図（ｄ）（ｅ）］　　アンド回路３８を介して第５図（
ａ）に示すクロックＰ３がカウンタ４０に供給される［
第５図（ｆ）］。また、これと同時にノア回路３７の出
力がｒＬＪ　レベルとなり、ＣＰＵに対してビジィ信号
ＮＢＩＪＳＹが出力される［第５図（１）］。

また、ナンド回路３つの出力がｒＨＪレベルになるので
、第５図（ｊ）に示すライトイネーブル信号ＷＥかナン
ド回路４１を介して極性を反転したライトイネーブル信
号ＮＷＥとして出力される［第５図（…）］。この状態
で、カウンタ４０の出力が、シンクロナスカウンタ３か
らのアドレス信号ＩＡ（０：９）としてシーケンスメモ
リ６に与えられ制御データか読出され、ＤＣＴ変換か行
なわれる［第５図（ｇ）］。ここで、シーケンスメモリ
６の３ステツプロに読出される制御データに第５図（ｈ
）に示すようにエンドマーク信号ＬＮＥＮＤが書込まれ
ているとすると、カウンタ４０は、次に与えられるクロ
ックＰ３の立上がりて０かロードされ、リセットされる
とともに、エンドマーク信号ＬＮＥＮＤの立下りでカウ
ンタ８のカウント内容ＣＴ　（０：　３）をカウントア
ツプするようになる［第５図（１）］。この場合、カウ
ンタ８のカウント内容ＣＴ　（０：　３）のカウントア
ツプにより８×８のＤＣＴ変換か２番目の行に進む。以
下、同様な操作の繰返しにより、２次元の最終段（８番
目）に達し、ＣＴ（０：３）＝１５になると、エンドマ
ーク信号ＬＮＥＮＤのｒＨＪレベルにより、オア回路３
１の出力がｒＬＪレベルとなり、次に与えられるタイミ
ング信号ＡＲＣＫてフリップフロップ３５のＱ端子の出
力がｒＬＪレベルになるので、ＡＮＤ回路３８を通して
カウンタ４０に与えられるクロックＰ３が停止され、シ
ーケンスメモリ６のデータ読出しも停止される。また、
フリップフロップ３６により１タイミング遅れてライト
イネーブル信号ＮＷＥも停止される。

次に、演算部での演算タイミングを説明する。

まず、第６図（ａ）に示すタイミングジエネレタ２から
のタロツクＰ３によりシンクロマスカウンタ３より第６
図（Ｃ）に示すシーケンスメモリ６へのアドレス信号Ｉ
Ａ（０：９）が○、１．２・・・の順で出力されると、
シーケンスメモリ６のシーケンスデータが読出され［第
６図（ｄ）］クロック信号Ｐ３の立下り信号ＮＰ３でフ
リップフロップ７にラッチされる［第６図（ｅ）］。こ
の状態は演算の１サイクルの間維持される。

ここで、１サイクルの前半は第６図（ｆ）に示すように
デュアルポートメモリ１２のリード区間てあり、フリッ
プフロップ７にラッチされたりドアドレスＡＲ（０：２
）　、ＢＲ（０：２）かアドレス変換回路９、］０に与
えられ、第１および第２のアドレス信号Ａ（０：９）、
Ｂ　（０：９）としてデュアルポートメモリ１２に与え
られる。

これにより、対応するアドレスのデータＭＡ（０：１５
）、ＭＢ　（０：１５）が２つ同時にリードされ、第６
図（ｇ）に示すタイミング信号Ａ　ＲＣＫ　。

ＢＲＣＫのタイミングで、フリップフロップ１３．１６
にラッチされ、その後、加減算器１９．２０での所定の
演算が実行される［第６図（ｉ）］。

ここで、フリップフロップ７からのクロスパラレル切替
ＣＰがｒＨＪレベルの場合、ゲートＧｌ、Ｇ２が閉じ、
ゲートＧ７　、Ｇ８が開いて、フリップフロップ］３に
ラッチされたデータはシフタ］７を介して加減算器１つ
の上端子に与えられるとともに、ゲートＧ１を介して加
減算器２０の＋端子に与えられ、フリップフロップ１６
にラッチされたデータはシフタ１８を介して加減算器２
０の上端子に与えられるとともに、ゲートＧ２を介して
加減算器］９の士端子に与えられ、また、クロスパラレ
ル切替ＣＰがｒＬＪレベルの場合には、ゲートＧ１、Ｇ
２か開き、ゲートＧ７　、Ｇ８が閉じて、フリップフロ
ップ１３にラッチされたブタはシフタ１７を介して加減
算器１９の士端子に与えられ、リップフロップ１４にラ
ッチされたブタは加減算器１９の士端子にり、えられ、
フリップフロップ１６にラッチされたデータはシフタ１
８を介して加減算器２０の士端子に与えられ、フリップ
フロップ１５にラッチされたデータは加減算器２０の士
端子に与えられるようになり、所定の演算が実行される
。そして、各加減算器１つ、２０での演算か実行される
と、第６図（ｆ）に示す後半のライト区間となり、第６
図（ｈ）に示すＡＬＣＫのタイミングで演算結果かフリ
ップフロップ２１．２２にラッチされ、第６図（ｊ）に
示すライトイネーブル信号ＮＷＥの立上がりタイミング
でデュアルポートメモリ１２のＡＷ　（０：２）　　　
ＢＷ　（０：　２）でアドレスされる番地に書込まれる
。なお、スルーループ切替ＡＴＩ７、ＢＢＴＬがｒＨＪレベルになって、ゲート６３Ｇ４が開か
れるスルーモードの場合は、シフタ１７．１−８でシフ
トされた結果は、そのままデュアルポートメモリ１２に
書込まれるようになる。

次に、デュアルポートメモリ１２に書込まれる演算シー
ケンスを第７図にしたがい説明する。第７図は、８×８
のＤＣＴ変換の計算手順を示すもので、図面中の（１０
）〜（９０）の数字は、この部分での演算が第９図で述
べた８×８のＤＣＴ変換フローグラフの各ノードに付さ
れた数字（１０）〜（９０）に対応することを表イつし
ている。

そして、デュアルポートメモリ１２のＡ系統の記憶部１
２１に画像データｆ　（０）〜ｆ（３）、Ｂ系統の記憶
部１２２に画像データｆ（４）〜ｆ（７）がそれぞれ書
込まれたとすると、上述したＤＣＴフローグラフに基づ
いて同図の計算手順によりＤＣＴ演算が実行される。こ
こでは、まず、記憶部１２１よりデータｆ　（０）が読
出されるとともに、記憶部１２２よりデータｆ　（７）
が読出され、数字（］０）で示す部分てｆ　（０）　十
ｆ（７）、数字（１］）で示す部分でｆ（０）ｆ（７）
か演算され、加算結果がアドレスＡＯに、減算結果がア
ドレスＢ３に書込まれ、次いで、記憶部１２］よりデー
タｆ　（１）が読出されるとともに、記憶部１２２より
データｆ　（６）が読出され、数字（２０）で示す部分
でｆ（１）→−ｆ　（６）　、数字（２１）で示す部分
でｆ（１）ｆ　（６）が演算される。この場合、加算結
果かワクエリアＢＷに、減算結果がワークエリアＡＷに
書込まれるようになる。以下、同様にして第７図に示す
順序で演算が行なわれ、この結果がデュアルポートメモ
リ１２の記憶部１２１．１２２のワークエリアＡＷＳＢ
Ｗを含めて各アドレスに格納されながらＤＣＴ演算が実
行される。この場合、デュアルポートメモリ１２のＡＳ
Ｂ系統の記憶部１２１、］２２にそれぞれワークエリア
ＡＷ。

ＢＷを設けることで、演算前の読出しデータのアドレス
に対して演算後のデータの書込みアドレスを変えること
かできるので、演算データの並び変えを行ないながら、
ＤＣＴ演算処理を進めることができるようになり、これ
によりＤＣＴ演算ののちのデータＦ（０）〜Ｆ（３）は
画像データｆ（０）〜ｆ　（３）が格納されていたアド
レスＡＯ〜Ａ３、同様にＦ（４）〜Ｆ（７）は画像デー
タｆ　（４）〜ｆ　（７）が格納されていたアドレスＢ
Ｏ〜Ｂ３に格納されるようになる。

［発明の効果］本発明は、データ記憶手段より読出されるブタに対しデ
ィスクリートコサイン演算を実行するとともに演算結果
データを上記データ記憶手段に書込むようなディスクリ
ートコサイン演算装置において、上記データ記憶手段に
少なくとも２系統の記憶部を設けるとともに、各記憶部
に入力データの格納エリアの他にワークエリアを設け、
各記憶部より同時に読出された被演算データの読出しア
ドレスとこれら被演算データより得られた演算データの
書込みアドレスを変えることを可能にして演算データを
並び替えながらディスクリートコサイン演算を実行する
ようにしたので、ＤＣＴ演算処理された後の演算データ
を、入力データか格納されていたアドレスと同じアドレ
スに書込むことができるようになり、これによりＤＣＴ
演算処理後のデータ並べ替えを行なうことなく読出すこ
とができ、従来のデータの並べ換えを必要にしたものに
比べ、処理時間の短縮を図ることができるなど効率のよ
い処理を実現できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例の回路構成を示
すブロック図、第３図は同実施例に用いられるシンクロ
ナスカウンタの回路構成を示すブロック図、第４図は同
実施例に用いられるシーケンスメモリの構成図、第５図
および第６図は同実施例を説明するためのタイムチャー
ト、第７図は同実施例のＤＣＴ演算の計算シーケンスを
説明するための図、第８図はＤＣＴを説明するための波
形図、第９図はＤＣＴ演算に供されるＤＣＴフログラフ
の一例を示す図、第１０図はＤＣＴ処理の計算シーケン
スを説明するための図である。１・・・外部インターフェース、２・・・タイミングシ
フエネレータ、３・・・シンクロナスカウンタ、４．５．
１１・・・マルチプレクサ、６・・・シーケンスメモリ
、７・・フリップフロップ、８・・・カウンタ、９．１
０・・アドレス変換回路、１２・・・テユアルポートメ
モリ、１３〜１６．２１．２２・・・フリップフロップ
、１７．１８・・・シフタ、１９．２０・・・加減算器
、２３・・・アドレス変換部。出願人代理人　弁理士　鈴江武彦量子化コツトロー）し　１′て゛量子化Ｂ免庫尤童子化
テ一りＡゑＩ尤量子化テ゛−タＡ糸（充スルー／ルーフ’ｔ７Ｉｖ　　’１”７゛スル
ーＦＩＦ１３．１４ラソ士モード］ントロール加誠算Ｂ
２０コ′ｚ）ｏ−＋Ｌ；１’Ｔ”ＳＵＢシフクー１８コ
゛ノドロール／Ｆ１５．１６ラソナモードコントロール加）収算、器
、１９コ′ノドロール゛１’Ｔ″５ＵＢＡ７ｉち欠す−
ト°了トルス弯図

Claims

【特許請求の範囲】

データ記憶手段より読出されるデータに対しディスクリ
ートコサイン演算を実行するとともに演算結果データを
上記データ記憶手段に書込むようなディスクリートコサ
イン演算装置において、上記データ記憶手段に少なくと
も２系統の記憶部を設けるとともに、各記憶部に入力デ
ータの格納エリアの他にワークエリアを設け、上記各記
憶部より同時に読出される被演算データの読出しアドレ
スとこれら被演算データより得られる演算データの書込
みアドレスを変えることを可能にして演算データを並び
替えながらディスクリートコサイン演算を実行すること
を特徴とするディスクリートコサイン演算装置。