JP2861994B1 - 回路合成方法、回路合成装置および記録媒体 - Google Patents
回路合成方法、回路合成装置および記録媒体Info
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- G06F30/30—Circuit design
Abstract
【要約】
【課題】 符号付き変数を用いた演算と符号無し変数を
用いた演算が混在する記述であっても演算器やレジスタ
の共有化を図り、回路面積の小さい回路を合成すること
ができる回路合成方法及び装置を提供する。 【解決手段】 記述中の符号付きの変数を用いた演算を
符号無しの変数を用いた演算に書き換え、書き換えた記
述から同じタイミングで動作しない同一の演算を実行す
る演算器の共有化を行う。また、記述中から同じタイミ
ングで処理しない変数を探し出し、共有化するレジスタ
のビット数に対して変数のビット数が足りない場合に、
符号付きの変数に対しては、足りないビット数だけ符号
ビットと同じデータを付与し、符号無しの該変数に対し
ては、足りないビット数だけ所定のデータを付与した
後、レジスタの共有化を行う。
用いた演算が混在する記述であっても演算器やレジスタ
の共有化を図り、回路面積の小さい回路を合成すること
ができる回路合成方法及び装置を提供する。 【解決手段】 記述中の符号付きの変数を用いた演算を
符号無しの変数を用いた演算に書き換え、書き換えた記
述から同じタイミングで動作しない同一の演算を実行す
る演算器の共有化を行う。また、記述中から同じタイミ
ングで処理しない変数を探し出し、共有化するレジスタ
のビット数に対して変数のビット数が足りない場合に、
符号付きの変数に対しては、足りないビット数だけ符号
ビットと同じデータを付与し、符号無しの該変数に対し
ては、足りないビット数だけ所定のデータを付与した
後、レジスタの共有化を行う。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ等の集積回路
装置の回路合成方法およびその装置と、その回路合成装
置に回路合成方法を実行させるためのプログラムが格納
された記録媒体とに関するものである。
装置の回路合成方法およびその装置と、その回路合成装
置に回路合成方法を実行させるためのプログラムが格納
された記録媒体とに関するものである。
【０００２】
【従来の技術】近年、ＬＳＩは大規模化し、構造がより
複雑になってきている。このようなＬＳＩの設計効率を
向上させるために論理設計を自動化するシステムが要望
されている。自動化された回路設計方法を実現する手段
として、ハードウェア記述言語を用いて回路の動作を記
述し、入力された記述にしたがって所望の回路を合成す
る回路合成装置がある。
複雑になってきている。このようなＬＳＩの設計効率を
向上させるために論理設計を自動化するシステムが要望
されている。自動化された回路設計方法を実現する手段
として、ハードウェア記述言語を用いて回路の動作を記
述し、入力された記述にしたがって所望の回路を合成す
る回路合成装置がある。
【０００３】一般に、回路合成装置の設計レベルは、動
作（Behavior）、ＲＴＬ（RegisterTransfer Level）、
論理の３種類から構成される。
作（Behavior）、ＲＴＬ（RegisterTransfer Level）、
論理の３種類から構成される。
【０００４】動作レベルはプログラミング言語を用いて
アルゴリズムを検討するのと同じレベルであり、「何」
が、「どのように」動作するかを定義する設計レベルで
ある。
アルゴリズムを検討するのと同じレベルであり、「何」
が、「どのように」動作するかを定義する設計レベルで
ある。
【０００５】動作合成では、動作記述に対してどのクロ
ック・サイクルで、どのような手順にしたがって演算を
実行するかを決めるスケジューリングを実施し、その結
果、必要なレジスタや演算器を変数、レジスタに割当て
（バインディング）、演算の順序を制御する状態マシン
部を生成する（状態生成）。
ック・サイクルで、どのような手順にしたがって演算を
実行するかを決めるスケジューリングを実施し、その結
果、必要なレジスタや演算器を変数、レジスタに割当て
（バインディング）、演算の順序を制御する状態マシン
部を生成する（状態生成）。
【０００６】ＲＴＬは動作レベルより一段下のレベルで
あり、レジスタや演算器、状態マシン部などのアーキテ
クチャを定義し、各クロックサイクルごとの動作を明確
に定義するレベルである。
あり、レジスタや演算器、状態マシン部などのアーキテ
クチャを定義し、各クロックサイクルごとの動作を明確
に定義するレベルである。
【０００７】ＲＴＬ合成では、記述からレジスタをイン
ファレンスすることや、演算順序の最適化、リソースの
割り付け等を実行する。
ファレンスすることや、演算順序の最適化、リソースの
割り付け等を実行する。
【０００８】論理レベルは最下位レベルであり、設計回
路をブール式またはＡＳＩＣネットリスト等によって表
現するレベルである。通常、論理合成という用語は、こ
の論理レベルでの合成を指す。
路をブール式またはＡＳＩＣネットリスト等によって表
現するレベルである。通常、論理合成という用語は、こ
の論理レベルでの合成を指す。
【０００９】ところで、回路合成を行う場合、一般に演
算器の回路面積は大きいため、論理合成された回路の回
路面積の増大を防止するために同じタイミングで使用し
ない演算器を共有化することが望ましい。
算器の回路面積は大きいため、論理合成された回路の回
路面積の増大を防止するために同じタイミングで使用し
ない演算器を共有化することが望ましい。
【００１０】例えば、動作記述として unsigned a1(0:2),b1(0:2),c1(0:4); unsigned a2(0:3),b2(0:3),c2(0:6); if(cond) { c1=a1*b1; ｝ else{ c2=a2*b2; ｝ が回路合成装置に入力された場合を例にして考える。こ
こで、a1,b1は０ビットから始まる合計２ビットの符号
無しの変数、c1は０ビットから始まる合計４ビットの符
号無しの変数、a2,b2は０ビットから始まる合計３ビッ
トの符号無しの変数、c2は０ビットから始まる合計６ビ
ットの符号無しの変数をそれぞれ表わしている。また、
if(cond) elseは、condの値で指定された状態に応じ
て、c1またはc2のいずれか一方を選択する処理を表わし
ている。なお、上記動作記述では、符号無し（unsigne
d）の変数を用いて演算を行う記述例を示しているが、
符号付き（signed）の変数を用いて演算を行う記述もあ
る。
こで、a1,b1は０ビットから始まる合計２ビットの符号
無しの変数、c1は０ビットから始まる合計４ビットの符
号無しの変数、a2,b2は０ビットから始まる合計３ビッ
トの符号無しの変数、c2は０ビットから始まる合計６ビ
ットの符号無しの変数をそれぞれ表わしている。また、
if(cond) elseは、condの値で指定された状態に応じ
て、c1またはc2のいずれか一方を選択する処理を表わし
ている。なお、上記動作記述では、符号無し（unsigne
d）の変数を用いて演算を行う記述例を示しているが、
符号付き（signed）の変数を用いて演算を行う記述もあ
る。
【００１１】このような動作記述から動作合成を行う場
合、従来の回路合成装置では、動作記述中から同じタイ
ミングで使用しない同一の演算を探し出し、それらの演
算に対応する演算器を共有化している。例えば、上記の
ような動作記述では、c1=a1*b1、及びc2=a2*b2の演算が
同時に実行されないため、同じ演算器（乗算器）を用い
てa1*b1、及びa2*b2をそれぞれ実行するように動作合成
を行っていた。
合、従来の回路合成装置では、動作記述中から同じタイ
ミングで使用しない同一の演算を探し出し、それらの演
算に対応する演算器を共有化している。例えば、上記の
ような動作記述では、c1=a1*b1、及びc2=a2*b2の演算が
同時に実行されないため、同じ演算器（乗算器）を用い
てa1*b1、及びa2*b2をそれぞれ実行するように動作合成
を行っていた。
【００１２】このようにして合成された動作合成結果の
一例を図６に示す。
一例を図６に示す。
【００１３】図６は従来の回路合成装置から出力される
動作合成結果の一例を示す図である。なお、図６におい
て「ＭＵＸ」はマルチプレクサを表わし、「×」は乗算
器（演算器）を表わしている。
動作合成結果の一例を示す図である。なお、図６におい
て「ＭＵＸ」はマルチプレクサを表わし、「×」は乗算
器（演算器）を表わしている。
【００１４】図６に示すように、動作合成された記述中
には、演算器に入力する変数を切り替えるためのマルチ
プレクサが増加する。しかしながら、演算器よりもマル
チプレクサの方が回路面積が小さくて済むため、合成さ
れた回路の回路面積を小さくすることができる。
には、演算器に入力する変数を切り替えるためのマルチ
プレクサが増加する。しかしながら、演算器よりもマル
チプレクサの方が回路面積が小さくて済むため、合成さ
れた回路の回路面積を小さくすることができる。
【００１５】ところで、従来の回路合成装置では演算器
の共有化だけでなくレジスタの共有化も行っている。レ
ジスタの共有化とは、同じタイミングで処理しないデー
タ（変数）を同一のレジスタに保持させることである。
の共有化だけでなくレジスタの共有化も行っている。レ
ジスタの共有化とは、同じタイミングで処理しないデー
タ（変数）を同一のレジスタに保持させることである。
【００１６】図７は従来の回路合成装置のレジスタ共有
化方法の一例を示すデータ転送の図であり、同図（ａ）
はsignedの変数のレジスタ共有化方法を示すブロック
図、同図（ｂ）はunsignedの変数のレジスタ共有化方法
を示すブロック図である。
化方法の一例を示すデータ転送の図であり、同図（ａ）
はsignedの変数のレジスタ共有化方法を示すブロック
図、同図（ｂ）はunsignedの変数のレジスタ共有化方法
を示すブロック図である。
【００１７】なお、図７は、例えば c1=a1; c2=b1; のように変数a1の値をレジスタc1に転送し、変数b1の値
をレジスタc2に転送する場合に、c1とc2とを一つのレジ
スタ（５ビット）で共有化する方法を示している。
をレジスタc2に転送する場合に、c1とc2とを一つのレジ
スタ（５ビット）で共有化する方法を示している。
【００１８】図７（ａ）において、例えば２ビットのsi
gnedの変数a1、及び４ビットのsignedの変数b1を共通の
レジスタ（５ビット）に転送する場合、転送先のレジス
タのビット数に対して不足するビット数を変数a1及びb1
にそれぞれ付与し、マルチプレクサ（ＭＵＸ）によって
レジスタに転送する変数を切り替える（a1またはb1のい
ずれか一方）。ここで、変数a1及びb1はそれぞれ０ビッ
ト目が符号ビットであるため、不足するビットには符号
ビットと同じデータを挿入する。
gnedの変数a1、及び４ビットのsignedの変数b1を共通の
レジスタ（５ビット）に転送する場合、転送先のレジス
タのビット数に対して不足するビット数を変数a1及びb1
にそれぞれ付与し、マルチプレクサ（ＭＵＸ）によって
レジスタに転送する変数を切り替える（a1またはb1のい
ずれか一方）。ここで、変数a1及びb1はそれぞれ０ビッ
ト目が符号ビットであるため、不足するビットには符号
ビットと同じデータを挿入する。
【００１９】一方、図７（ｂ）に示すように、例えば４
ビットのunsignedの変数a2、及び２ビットのunsignedの
変数b2を共通のレジスタ（５ビット）に転送する場合、
signedの変数の場合と同様に、転送先のレジスタのビッ
ト数に対して不足するビット数を変数a2及びb2にそれぞ
れ付与し、マルチプレクサ（ＭＵＸ）によってレジスタ
に転送する変数を切り替える（a2またはb2のいずれか一
方）。ここで、変数a2及びb2はそれぞれ符号ビットを持
たないため、不足するビットにはデータ“０”を挿入す
る。
ビットのunsignedの変数a2、及び２ビットのunsignedの
変数b2を共通のレジスタ（５ビット）に転送する場合、
signedの変数の場合と同様に、転送先のレジスタのビッ
ト数に対して不足するビット数を変数a2及びb2にそれぞ
れ付与し、マルチプレクサ（ＭＵＸ）によってレジスタ
に転送する変数を切り替える（a2またはb2のいずれか一
方）。ここで、変数a2及びb2はそれぞれ符号ビットを持
たないため、不足するビットにはデータ“０”を挿入す
る。
【００２０】このように演算器だけでなくレジスタも共
有化することで回路面積をより小さくすることができ
る。
有化することで回路面積をより小さくすることができ
る。
【００２１】
【発明が解決しようとする課題】上記したような従来の
回路合成装置では、通常、符号付きの変数（signed）を
用いた演算、あるいは符号無しの変数(unsigned)を用い
た演算のいずれか一方のみを用いて動作記述を作成して
いる。しかしながら、動作記述中にsignedの変数を用い
た演算とunsignedの変数を用いた演算が混在する場合に
は２種類の演算器が必要になるため、これらの演算器を
共有化することができなかった。
回路合成装置では、通常、符号付きの変数（signed）を
用いた演算、あるいは符号無しの変数(unsigned)を用い
た演算のいずれか一方のみを用いて動作記述を作成して
いる。しかしながら、動作記述中にsignedの変数を用い
た演算とunsignedの変数を用いた演算が混在する場合に
は２種類の演算器が必要になるため、これらの演算器を
共有化することができなかった。
【００２２】したがって、従来の回路合成装置では演算
器及びレジスタの共有化を充分に行うことができないた
め、設計した回路の回路面積を充分に小さくすることが
できないという問題があった。
器及びレジスタの共有化を充分に行うことができないた
め、設計した回路の回路面積を充分に小さくすることが
できないという問題があった。
【００２３】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、符号付
き変数を用いた演算と符号無し変数を用いた演算が混在
する記述であっても演算器やレジスタの共有化を図り、
回路面積の小さい回路を合成することができる回路合成
方法及び装置を提供することを目的とする。
る問題点を解決するためになされたものであり、符号付
き変数を用いた演算と符号無し変数を用いた演算が混在
する記述であっても演算器やレジスタの共有化を図り、
回路面積の小さい回路を合成することができる回路合成
方法及び装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するため
本発明の回路合成方法は、ハードウェア記述言語で作成
された設計回路の動作を示す記述から、所望の回路を合
成するための回路合成方法であって、前記記述中の符号
付きの変数を用いた演算を符号無しの変数を用いた演算
に書き換え、該書き換えた記述から、同じタイミングで
動作しない同一の演算を実行する演算器の共有化を行う
方法である。
本発明の回路合成方法は、ハードウェア記述言語で作成
された設計回路の動作を示す記述から、所望の回路を合
成するための回路合成方法であって、前記記述中の符号
付きの変数を用いた演算を符号無しの変数を用いた演算
に書き換え、該書き換えた記述から、同じタイミングで
動作しない同一の演算を実行する演算器の共有化を行う
方法である。
【００２５】このとき、符号付きの変数を用いた演算を
符号無しの変数を用いた演算に書き換えるための変換規
則を予め記憶しておき、該変換規則にしたがって前記記
述中の符号付きの変数を用いた演算を符号無しの変数を
用いた演算に書き換えてもよく、特に、前記演算が乗算
の場合に、前記符号付きの変数の各々の符号ビットの排
他的論理和を求め、前記排他的論理和の演算結果が０の
ときは該変数の乗算結果をそのまま出力し、前記排他的
論理和の演算結果が１のときは該変数の乗算結果に負の
符合を付与してもよい。
符号無しの変数を用いた演算に書き換えるための変換規
則を予め記憶しておき、該変換規則にしたがって前記記
述中の符号付きの変数を用いた演算を符号無しの変数を
用いた演算に書き換えてもよく、特に、前記演算が乗算
の場合に、前記符号付きの変数の各々の符号ビットの排
他的論理和を求め、前記排他的論理和の演算結果が０の
ときは該変数の乗算結果をそのまま出力し、前記排他的
論理和の演算結果が１のときは該変数の乗算結果に負の
符合を付与してもよい。
【００２６】また、ハードウェア記述言語で作成された
設計回路の動作を示す記述から、所望の回路を合成する
ための回路合成方法であって、前記記述中から同じタイ
ミングで処理しない変数を探し出し、共有化するレジス
タのビット数に対して該変数のビット数が足りない場合
に、符号付きの該変数に対しては、足りないビット数だ
け符号ビットと同じデータを付与し、符号無しの該変数
に対しては、足りないビット数だけ所定のデータを付与
した後、レジスタの共有化を行う方法である。
設計回路の動作を示す記述から、所望の回路を合成する
ための回路合成方法であって、前記記述中から同じタイ
ミングで処理しない変数を探し出し、共有化するレジス
タのビット数に対して該変数のビット数が足りない場合
に、符号付きの該変数に対しては、足りないビット数だ
け符号ビットと同じデータを付与し、符号無しの該変数
に対しては、足りないビット数だけ所定のデータを付与
した後、レジスタの共有化を行う方法である。
【００２７】なお、上記回路合成方法のいずれにおいて
も、前記ハードウェア記述言語としてＣ言語を用いても
よい。
も、前記ハードウェア記述言語としてＣ言語を用いても
よい。
【００２８】また、本発明の回路合成装置は、ハードウ
ェア記述言語で作成された設計回路の動作を示す記述か
ら、所望の回路を合成する回路合成装置であって、前記
記述中の符号付きの変数を用いた演算を符号無しの変数
を用いた演算に書き換え、該書き換えた記述から同じタ
イミングで動作しない同一の演算を実行する演算器の共
有化を行うデータ処理装置を有するものである。
ェア記述言語で作成された設計回路の動作を示す記述か
ら、所望の回路を合成する回路合成装置であって、前記
記述中の符号付きの変数を用いた演算を符号無しの変数
を用いた演算に書き換え、該書き換えた記述から同じタ
イミングで動作しない同一の演算を実行する演算器の共
有化を行うデータ処理装置を有するものである。
【００２９】このとき、符号付きの変数を用いた演算を
符号無しの変数を用いた演算に書き換えるための変換規
則が予め格納される変換テーブル記憶手段を備え、前記
データ処理装置は、前記変換テーブル記憶手段に格納さ
れた該変換規則にしたがって前記記述中の符号付きの変
数を用いた演算を符号無しの変数を用いた演算に書き換
えてもよく、前記データ処理装置は、前記演算が乗算の
場合に、前記符号付きの変数の各々の符号ビットの排他
的論理和を求め、前記排他的論理和の演算結果が０のと
きは、該変数の乗算結果をそのまま出力し、前記排他的
論理和の演算結果が１のときは、該変数の乗算結果に負
の符合を付与してもよい。
符号無しの変数を用いた演算に書き換えるための変換規
則が予め格納される変換テーブル記憶手段を備え、前記
データ処理装置は、前記変換テーブル記憶手段に格納さ
れた該変換規則にしたがって前記記述中の符号付きの変
数を用いた演算を符号無しの変数を用いた演算に書き換
えてもよく、前記データ処理装置は、前記演算が乗算の
場合に、前記符号付きの変数の各々の符号ビットの排他
的論理和を求め、前記排他的論理和の演算結果が０のと
きは、該変数の乗算結果をそのまま出力し、前記排他的
論理和の演算結果が１のときは、該変数の乗算結果に負
の符合を付与してもよい。
【００３０】また、ハードウェア記述言語で作成された
設計回路の動作を示す記述から、所望の回路を合成する
回路合成装置であって、前記記述中から同じタイミング
で処理しない変数を探し出し、共有化するレジスタのビ
ット数に対して該変数のビット数が足りない場合に、符
号付きの該変数に対しては、足りないビット数だけ符号
ビットと同じデータを付与し、符号無しの該変数に対し
ては、足りないビット数だけ所定のデータを付与した
後、レジスタの共有化を行うデータ処理装置を有するも
のである。
設計回路の動作を示す記述から、所望の回路を合成する
回路合成装置であって、前記記述中から同じタイミング
で処理しない変数を探し出し、共有化するレジスタのビ
ット数に対して該変数のビット数が足りない場合に、符
号付きの該変数に対しては、足りないビット数だけ符号
ビットと同じデータを付与し、符号無しの該変数に対し
ては、足りないビット数だけ所定のデータを付与した
後、レジスタの共有化を行うデータ処理装置を有するも
のである。
【００３１】なお、上記回路合成装置のいずれにおいて
も、前記ハードウェア記述言語としてＣ言語を用いても
よい。
も、前記ハードウェア記述言語としてＣ言語を用いても
よい。
【００３２】さらに、本発明の記録媒体は、コンピュー
タによってハードウェア記述言語で作成された回路の動
作を示す記述から所望の回路を合成するためのプログラ
ムを記録した記録媒体であって、前記記述中の符号付き
の変数を用いた演算を符号無しの変数を用いた演算に書
き換える変換処理と、前記変換処理によって書き換えら
れた記述から同じタイミングで動作しない同一の演算を
実行する演算器の共有化を行う共有化処理と、をコンピ
ュータに実行させるためのプログラムを記録したもので
ある。
タによってハードウェア記述言語で作成された回路の動
作を示す記述から所望の回路を合成するためのプログラ
ムを記録した記録媒体であって、前記記述中の符号付き
の変数を用いた演算を符号無しの変数を用いた演算に書
き換える変換処理と、前記変換処理によって書き換えら
れた記述から同じタイミングで動作しない同一の演算を
実行する演算器の共有化を行う共有化処理と、をコンピ
ュータに実行させるためのプログラムを記録したもので
ある。
【００３３】このとき、符号付きの変数を用いた演算を
符号無しの変数を用いた演算に変換するための変換規則
をコンピュータに予め記憶させ、前記変換処理で、該変
換規則にしたがって前記記述中の符号付きの変数を用い
た演算を符号無しの変数を用いた演算に書き換える処理
をコンピュータに実行させるためのプログラムを記録し
ていてもよく、前記演算が乗算の場合に、前記変換処理
で、前記符号付きの変数の各々の符号ビットの排他的論
理和を求め、前記排他的論理和の演算結果が０のときは
該変数の乗算結果をそのまま出力し、前記排他的論理和
の演算結果が１のときは該変数の乗算結果に負の符合を
付与する処理をコンピュータに実行させるためのプログ
ラムを記録してもよい。
符号無しの変数を用いた演算に変換するための変換規則
をコンピュータに予め記憶させ、前記変換処理で、該変
換規則にしたがって前記記述中の符号付きの変数を用い
た演算を符号無しの変数を用いた演算に書き換える処理
をコンピュータに実行させるためのプログラムを記録し
ていてもよく、前記演算が乗算の場合に、前記変換処理
で、前記符号付きの変数の各々の符号ビットの排他的論
理和を求め、前記排他的論理和の演算結果が０のときは
該変数の乗算結果をそのまま出力し、前記排他的論理和
の演算結果が１のときは該変数の乗算結果に負の符合を
付与する処理をコンピュータに実行させるためのプログ
ラムを記録してもよい。
【００３４】また、コンピュータによってハードウェア
記述言語で作成された回路の動作を示す記述から所望の
回路を合成するためのプログラムを記録した記録媒体で
あって、前記記述中から同じタイミングで処理しない変
数を探し出す探索処理と、共有化するレジスタのビット
数に対して該変数のビット数が足りない場合に、符号付
きの該変数に対しては、足りないビット数だけ符号ビッ
トと同じデータを付与し、符号無しの該変数に対して
は、足りないビット数だけ所定のデータを付与した後、
レジスタの共有化を行う共有化処理と、をコンピュータ
に実行させるためのプログラムを記録したものである。
記述言語で作成された回路の動作を示す記述から所望の
回路を合成するためのプログラムを記録した記録媒体で
あって、前記記述中から同じタイミングで処理しない変
数を探し出す探索処理と、共有化するレジスタのビット
数に対して該変数のビット数が足りない場合に、符号付
きの該変数に対しては、足りないビット数だけ符号ビッ
トと同じデータを付与し、符号無しの該変数に対して
は、足りないビット数だけ所定のデータを付与した後、
レジスタの共有化を行う共有化処理と、をコンピュータ
に実行させるためのプログラムを記録したものである。
【００３５】上記のような回路合成方法及び装置は、記
述中の符号付きの変数を用いた演算を符号無しの変数を
用いた演算に書き換え、書き換えた記述から同じタイミ
ングで動作しない同一の演算を実行する演算器の共有化
を行うことで、記述中に符号付きの変数を用いた演算と
符号無しの変数を用いた演算とが混在する場合でも演算
器の共有化を行うことができるため、合成された回路の
回路面積を小さくすることができる。
述中の符号付きの変数を用いた演算を符号無しの変数を
用いた演算に書き換え、書き換えた記述から同じタイミ
ングで動作しない同一の演算を実行する演算器の共有化
を行うことで、記述中に符号付きの変数を用いた演算と
符号無しの変数を用いた演算とが混在する場合でも演算
器の共有化を行うことができるため、合成された回路の
回路面積を小さくすることができる。
【００３６】また、記述中から同じタイミングで処理し
ない変数を探し出し、共有化するレジスタのビット数に
対して変数のビット数が足りない場合に、符号付きの変
数に対しては、足りないビット数だけ符号ビットと同じ
データを付与し、符号無しの変数に対しては、足りない
ビット数だけ所定のデータを付与した後、レジスタの共
有化を行うことで、記述中に符号付きの変数と符号無し
の変数とが混在する場合でもレジスタを共有化すること
ができるため、合成された回路の回路面積をより小さく
することができる。
ない変数を探し出し、共有化するレジスタのビット数に
対して変数のビット数が足りない場合に、符号付きの変
数に対しては、足りないビット数だけ符号ビットと同じ
データを付与し、符号無しの変数に対しては、足りない
ビット数だけ所定のデータを付与した後、レジスタの共
有化を行うことで、記述中に符号付きの変数と符号無し
の変数とが混在する場合でもレジスタを共有化すること
ができるため、合成された回路の回路面積をより小さく
することができる。
【００３７】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００３８】本発明の回路合成装置では、同じタイミン
グで処理しないsignedの変数を用いた演算、及びunsign
edの変数を用いた演算で用いる演算器を共有化できるよ
うにする。なお、以下では動作記述から動作合成を行う
場合を例にして説明するが、ＲＴＬ記述からＲＴＬ合成
を行う場合にも適用することができる。
グで処理しないsignedの変数を用いた演算、及びunsign
edの変数を用いた演算で用いる演算器を共有化できるよ
うにする。なお、以下では動作記述から動作合成を行う
場合を例にして説明するが、ＲＴＬ記述からＲＴＬ合成
を行う場合にも適用することができる。
【００３９】図１は本発明の回路合成装置の構成を示す
ブロック図である。
ブロック図である。
【００４０】図１において、回路合成装置は、コンピュ
ータを構成する装置として、動作記述を入力するための
入力装置１と、動作合成結果を出力する出力装置２と、
入力された動作記述、及び動作合成結果を格納するハー
ドディスク３と、動作合成に必要なデータを保持するメ
モリ４と、動作合成を行うためのプログラムが記録され
た記録媒体５と、記録媒体５に記録されたプログラムに
したがって動作合成を実行するＣＰＵ６と、入力装置
１、出力装置２、ハードディスク３、メモリ４、記録媒
体５、及びＣＰＵ６を接続するバス７とを有している。
ータを構成する装置として、動作記述を入力するための
入力装置１と、動作合成結果を出力する出力装置２と、
入力された動作記述、及び動作合成結果を格納するハー
ドディスク３と、動作合成に必要なデータを保持するメ
モリ４と、動作合成を行うためのプログラムが記録され
た記録媒体５と、記録媒体５に記録されたプログラムに
したがって動作合成を実行するＣＰＵ６と、入力装置
１、出力装置２、ハードディスク３、メモリ４、記録媒
体５、及びＣＰＵ６を接続するバス７とを有している。
【００４１】ＣＰＵ６は記録媒体５に記録されたプログ
ラムを読み込み、そのプログラムにしたがって後述する
処理を実行する。なお、記録媒体５は磁気ディスク、半
導体メモリ、ＣＤ−ＲＯＭ、あるいはその他の記録手段
であってもよい。
ラムを読み込み、そのプログラムにしたがって後述する
処理を実行する。なお、記録媒体５は磁気ディスク、半
導体メモリ、ＣＤ−ＲＯＭ、あるいはその他の記録手段
であってもよい。
【００４２】メモリ４は不図示の変換テーブルを備え、
変換テーブルにはsignedの変数を用いた演算からunsign
edの変数を用いた演算に変換するための変換規則が予め
格納される。
変換テーブルにはsignedの変数を用いた演算からunsign
edの変数を用いた演算に変換するための変換規則が予め
格納される。
【００４３】ＣＰＵ６は、動作記述中のsignedの変数を
用いた演算を探し出し、変換テーブルに格納された変換
規則にしたがってsignedの変数を用いた演算をunsigned
の変数を用いた演算に変換し、変換した動作記述に基づ
いて動作合成を行う。
用いた演算を探し出し、変換テーブルに格納された変換
規則にしたがってsignedの変数を用いた演算をunsigned
の変数を用いた演算に変換し、変換した動作記述に基づ
いて動作合成を行う。
【００４４】次に、本発明の回路合成装置の動作につい
て、図２〜図５を参照して説明する。
て、図２〜図５を参照して説明する。
【００４５】図２は本発明の回路合成装置が実行する回
路合成方法の処理手順を示すフローチャートである。
路合成方法の処理手順を示すフローチャートである。
【００４６】図２において、操作者によって動作記述が
入力され、動作合成の指示がなされると、ＣＰＵ６はハ
ードディスク３に格納された動作記述を処理が可能なデ
ータ形式に変換し、メモリ４に転送する（ステップＳ
１）。
入力され、動作合成の指示がなされると、ＣＰＵ６はハ
ードディスク３に格納された動作記述を処理が可能なデ
ータ形式に変換し、メモリ４に転送する（ステップＳ
１）。
【００４７】次に、ＣＰＵ６はメモリ４に格納された動
作記述中にsignedの変数を用いた演算があるか否かを検
索する（ステップＳ２）。ここで、動作記述中にsigned
の変数を用いた演算がある場合は、メモリ４に格納され
た変換テーブルを参照し、該当する演算の変換規則を変
換テーブルから抽出する（ステップＳ３）。続いて、抽
出した変換規則にしたがってsignedの変数を用いた演算
をunsignedの変数を用いた演算に変換し、動作記述を書
き換える（ステップＳ４）。
作記述中にsignedの変数を用いた演算があるか否かを検
索する（ステップＳ２）。ここで、動作記述中にsigned
の変数を用いた演算がある場合は、メモリ４に格納され
た変換テーブルを参照し、該当する演算の変換規則を変
換テーブルから抽出する（ステップＳ３）。続いて、抽
出した変換規則にしたがってsignedの変数を用いた演算
をunsignedの変数を用いた演算に変換し、動作記述を書
き換える（ステップＳ４）。
【００４８】次に、ＣＰＵ６は変換された動作記述に基
づいてスケジューリングを行い（ステップＳ５）、演算
器の共有化やレジスタの割り付け、バインディング、状
態生成を行って動作合成を行う（ステップＳ６）。動作
合成した結果は（例えばＲＴＬ記述）、ハードディスク
３に格納し（ステップＳ７）、操作者からの要求にした
がって出力装置２を用いて出力する。なお、演算器の共
有化処理については、従来と同様に動作記述中から同じ
タイミングで使用しない同一の演算を探し出し、それら
の演算を行う演算器を共有化する。
づいてスケジューリングを行い（ステップＳ５）、演算
器の共有化やレジスタの割り付け、バインディング、状
態生成を行って動作合成を行う（ステップＳ６）。動作
合成した結果は（例えばＲＴＬ記述）、ハードディスク
３に格納し（ステップＳ７）、操作者からの要求にした
がって出力装置２を用いて出力する。なお、演算器の共
有化処理については、従来と同様に動作記述中から同じ
タイミングで使用しない同一の演算を探し出し、それら
の演算を行う演算器を共有化する。
【００４９】一方、ステップＳ２の処理でsignedの変数
を用いた演算が無い場合は、ステップＳ５の処理に移行
し、入力された動作記述に基づいてスケジューリングを
行う（ステップＳ５）。以降の処理は上記ステップＳ
６、ステップＳ７と同様である。
を用いた演算が無い場合は、ステップＳ５の処理に移行
し、入力された動作記述に基づいてスケジューリングを
行う（ステップＳ５）。以降の処理は上記ステップＳ
６、ステップＳ７と同様である。
【００５０】次に、図３〜図５を用いて本発明の回路合
成装置のより具体的な動作を説明する。
成装置のより具体的な動作を説明する。
【００５１】例えば、動作記述として signed a1(0:3),b1(0:3),c1(0:6); unsigned a2(0:3),b2(0:3),c2(0:6); if(cond) { c1=a1*b1; ｝ else{ c2=a2*b2; ｝ が回路合成装置に入力された場合を考える。なお、a1,b
1は０ビットから始まる合計３ビットの符号付きの変
数、c1は０ビットから始まる合計６ビットの符号付きの
変数、a2,b2は０ビットから始まる合計３ビットの符号
無しの変数、c2は０ビットから始まる合計６ビットの符
号無しの変数をそれぞれ表わしている。また、if(cond)
elseは、condで指定された状態に応じて、c1またはc2
のいずれか一方を選択する処理を表わしている。
1は０ビットから始まる合計３ビットの符号付きの変
数、c1は０ビットから始まる合計６ビットの符号付きの
変数、a2,b2は０ビットから始まる合計３ビットの符号
無しの変数、c2は０ビットから始まる合計６ビットの符
号無しの変数をそれぞれ表わしている。また、if(cond)
elseは、condで指定された状態に応じて、c1またはc2
のいずれか一方を選択する処理を表わしている。
【００５２】ここで、メモリ４に格納された変換テーブ
ルに図３に示すような乗算器の変換規則が格納されてい
る場合、上述した動作記述は以下のように変換される。
ルに図３に示すような乗算器の変換規則が格納されてい
る場合、上述した動作記述は以下のように変換される。
【００５３】 signed a1(0:3),b1(0:3),c1(0:6); unsigned a2(0:3),b2(0:3),c2(0:6); if(cond) { c1=(a1(0) XOR b1(0)) ? a1(1:2)*b1(1:2): - (a1(1:2)*b1(1:2)); ｝ else{ c2=a2*b2; ｝ なお、c1=(a1(0) XOR b1(0)) ? a1(1:2)*b1(1:2): - (a
1(1:2)*b1(1:2));は、a1(0)とb1(0)の排他的論理和（符
号ビット同士の排他的論理和）の演算結果によって、a1
(1:2)*b1(1:2)、または - (a1(1:2)*b1(1:2))のいずれ
か一方の演算を選択する処理を示している。すなわち、
a1(0)とb1(0)の排他的論理和の演算結果が“０”の場合
は変数a1、及びb1の符号が同じであるため左式a1(1:2)*
b1(1:2)を選択し、a1(0)とb1(0)の排他的論理和の演算
結果が“１”の場合は変数a1、及びb1の符号が異なって
いるため右式-(a1(1:2)*b1(1:2))を選択する。
1(1:2)*b1(1:2));は、a1(0)とb1(0)の排他的論理和（符
号ビット同士の排他的論理和）の演算結果によって、a1
(1:2)*b1(1:2)、または - (a1(1:2)*b1(1:2))のいずれ
か一方の演算を選択する処理を示している。すなわち、
a1(0)とb1(0)の排他的論理和の演算結果が“０”の場合
は変数a1、及びb1の符号が同じであるため左式a1(1:2)*
b1(1:2)を選択し、a1(0)とb1(0)の排他的論理和の演算
結果が“１”の場合は変数a1、及びb1の符号が異なって
いるため右式-(a1(1:2)*b1(1:2))を選択する。
【００５４】変換された動作記述に基づいて動作合成し
た結果は図４に示すようになる。図４は本発明の回路合
成装置から出力される動作合成結果の一例を示す図であ
る。なお、図４において「ＸＯＲ」は排他的論理和、
「ＭＵＸ」はマルチプレクサ、「×」は乗算器（演算
器）をそれぞれ表わしている。
た結果は図４に示すようになる。図４は本発明の回路合
成装置から出力される動作合成結果の一例を示す図であ
る。なお、図４において「ＸＯＲ」は排他的論理和、
「ＭＵＸ」はマルチプレクサ、「×」は乗算器（演算
器）をそれぞれ表わしている。
【００５５】図４に示すように、動作合成された記述に
は、従来に比べて排他的論理和、負号挿入、及び負号挿
入後のマルチプレクサのモジュールが増加する。しかし
ながら、演算器よりもこれらのモジュールの回路面積の
方が小さくて済むため、回路面積を小さくすることがで
きる。
は、従来に比べて排他的論理和、負号挿入、及び負号挿
入後のマルチプレクサのモジュールが増加する。しかし
ながら、演算器よりもこれらのモジュールの回路面積の
方が小さくて済むため、回路面積を小さくすることがで
きる。
【００５６】特に、signedの変数を用いた演算とunsign
edの変数を用いた演算が混在する場合でも演算器を共有
化することができるため、本発明の回路合成装置にはハ
ードウェア記述言語としてＣ言語を用いることができ
る。Ｃ言語で書かれた動作記述は、VHDLやVerilog-HDL
等のよく知られたハードウェア記述言語で作成された動
作記述に比べて合成処理速度が速く、回路動作のシミュ
レーション等も高速に行うことができる。
edの変数を用いた演算が混在する場合でも演算器を共有
化することができるため、本発明の回路合成装置にはハ
ードウェア記述言語としてＣ言語を用いることができ
る。Ｃ言語で書かれた動作記述は、VHDLやVerilog-HDL
等のよく知られたハードウェア記述言語で作成された動
作記述に比べて合成処理速度が速く、回路動作のシミュ
レーション等も高速に行うことができる。
【００５７】次に、本発明の回路合成装置のレジスタの
共有化方法について説明する。
共有化方法について説明する。
【００５８】従来の回路合成装置では図７に示したよう
に、signedの変数、あるいはunsignedの変数毎に同じタ
イミングで使用されないデータを同一のレジスタに格納
している。一方、本発明の回路合成装置では同じタイミ
ングで使用されないsignedの変数、及びunsignedの変数
を同一のレジスタに格納できるようにする。
に、signedの変数、あるいはunsignedの変数毎に同じタ
イミングで使用されないデータを同一のレジスタに格納
している。一方、本発明の回路合成装置では同じタイミ
ングで使用されないsignedの変数、及びunsignedの変数
を同一のレジスタに格納できるようにする。
【００５９】図５は本発明の回路合成装置のレジスタ共
有化方法の一例を示すブロック図である。
有化方法の一例を示すブロック図である。
【００６０】なお、図５は、 c1=a1; c2=a2; のように変数a1の値をレジスタc1に転送し、変数a2の値
をレジスタc2に転送する場合に、c1とc2とを一つのレジ
スタ（５ビット）で共有化する方法を示している。
をレジスタc2に転送する場合に、c1とc2とを一つのレジ
スタ（５ビット）で共有化する方法を示している。
【００６１】図５において、例えば２ビットのsignedの
変数a1、及び４ビットのunsignedの変数a2を共通のレジ
スタ（５ビット）に転送する場合、転送先のレジスタの
ビット数に対して不足するビット数を変数a1及びa2にそ
れぞれ付与し、マルチプレクサ（ＭＵＸ）によってレジ
スタに転送する変数を切り替える（a1またはa2のいずれ
か一方）。ここで、変数a1の０ビット目は符号ビットで
あるため、不足するビットには符号ビットと同じデータ
を挿入する。一方、変数a2は符号ビットを持たないた
め、不足するビットにはデータ“０”を挿入する。
変数a1、及び４ビットのunsignedの変数a2を共通のレジ
スタ（５ビット）に転送する場合、転送先のレジスタの
ビット数に対して不足するビット数を変数a1及びa2にそ
れぞれ付与し、マルチプレクサ（ＭＵＸ）によってレジ
スタに転送する変数を切り替える（a1またはa2のいずれ
か一方）。ここで、変数a1の０ビット目は符号ビットで
あるため、不足するビットには符号ビットと同じデータ
を挿入する。一方、変数a2は符号ビットを持たないた
め、不足するビットにはデータ“０”を挿入する。
【００６２】このように、本発明の回路合成装置は、si
gnedの変数及びunsignedの変数が混在する記述に対し
て、演算器だけでなくレジスタの共有化も行うことがで
きるため、合成された回路の回路面積をより小さくする
ことができる。
gnedの変数及びunsignedの変数が混在する記述に対し
て、演算器だけでなくレジスタの共有化も行うことがで
きるため、合成された回路の回路面積をより小さくする
ことができる。
【００６３】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００６４】記述中に符号付きの変数を用いた演算と符
号無しの変数を用いた演算とが混在する場合でも演算器
を共有化することができるため、回路面積を小さくする
ことができる。
号無しの変数を用いた演算とが混在する場合でも演算器
を共有化することができるため、回路面積を小さくする
ことができる。
【００６５】特に、符号付きの変数を用いた演算、及び
符号無しの変数を用いた演算が混在するハードウェア記
述言語としてＣ言語を用いることで、回路動作のシミュ
レーション等を高速に行うことができる。
符号無しの変数を用いた演算が混在するハードウェア記
述言語としてＣ言語を用いることで、回路動作のシミュ
レーション等を高速に行うことができる。
【００６６】また、記述中に符号付きの変数と符号無し
の変数とが混在する場合でもレジスタを共有化すること
ができるため、回路面積をより小さくすることができ
る。
の変数とが混在する場合でもレジスタを共有化すること
ができるため、回路面積をより小さくすることができ
る。
【図１】本発明の回路合成装置の構成を示すブロック図
である。
である。
【図２】本発明の回路合成装置が実行する回路合成方法
の処理手順を示すフローチャートである。
の処理手順を示すフローチャートである。
【図３】本発明の回路合成装置が備えた変換テーブルの
一例を示す図である。
一例を示す図である。
【図４】本発明の回路合成装置から出力される動作合成
結果の一例を示す図である。
結果の一例を示す図である。
【図５】本発明の回路合成装置のレジスタ共有化方法の
一例を示すブロック図である。
一例を示すブロック図である。
【図６】従来の回路合成装置から出力される動作合成結
果の一例を示す図である。
果の一例を示す図である。
【図７】従来の回路合成装置のレジスタ共有化方法の一
例を示すデータ転送の図であり、同図（ａ）はsignedの
変数のレジスタ共有化方法を示すブロック図、同図
（ｂ）はunsignedの変数のレジスタ共有化方法を示すブ
ロック図である。
例を示すデータ転送の図であり、同図（ａ）はsignedの
変数のレジスタ共有化方法を示すブロック図、同図
（ｂ）はunsignedの変数のレジスタ共有化方法を示すブ
ロック図である。
１ 入力装置 ２ 出力装置 ３ ハードディスク ４ メモリ ５ 記録媒体 ６ ＣＰＵ ７ バス
Claims (14)
- 【請求項１】 ハードウェア記述言語で作成された設計
回路の動作を示す記述から、所望の回路を合成するため
の回路合成方法であって、 前記記述中の符号付きの変数を用いた演算を符号無しの
変数を用いた演算に書き換え、 該書き換えた記述から、同じタイミングで動作しない同
一の演算を実行する演算器の共有化を行う回路合成方
法。 - 【請求項２】 符号付きの変数を用いた演算を符号無し
の変数を用いた演算に書き換えるための変換規則を予め
記憶しておき、 該変換規則にしたがって前記記述中の符号付きの変数を
用いた演算を符号無しの変数を用いた演算に書き換える
請求項１記載の回路合成方法。 - 【請求項３】 前記演算が乗算の場合に、 前記符号付きの変数の各々の符号ビットの排他的論理和
を求め、 前記排他的論理和の演算結果が０のときは該変数の乗算
結果をそのまま出力し、 前記排他的論理和の演算結果が１のときは該変数の乗算
結果に負の符合を付与する請求項１または２記載の回路
合成方法。 - 【請求項４】 ハードウェア記述言語で作成された設計
回路の動作を示す記述から、所望の回路を合成するため
の回路合成方法であって、 前記記述中から同じタイミングで処理しない変数を探し
出し、 共有化するレジスタのビット数に対して該変数のビット
数が足りない場合に、 符号付きの該変数に対しては、足りないビット数だけ符
号ビットと同じデータを付与し、 符号無しの該変数に対しては、足りないビット数だけ所
定のデータを付与した後、レジスタの共有化を行う回路
合成方法。 - 【請求項５】 前記ハードウェア記述言語はＣ言語であ
る請求項１乃至４のいずれか１項記載の回路合成方法。 - 【請求項６】 ハードウェア記述言語で作成された設計
回路の動作を示す記述から、所望の回路を合成する回路
合成装置であって、 前記記述中の符号付きの変数を用いた演算を符号無しの
変数を用いた演算に書き換え、 該書き換えた記述から同じタイミングで動作しない同一
の演算を実行する演算器の共有化を行うデータ処理装置
を有する回路合成装置。 - 【請求項７】 符号付きの変数を用いた演算を符号無し
の変数を用いた演算に書き換えるための変換規則が予め
格納される変換テーブル記憶手段を備え、 前記データ処理装置は、 前記変換テーブル記憶手段に格納された該変換規則にし
たがって前記記述中の符号付きの変数を用いた演算を符
号無しの変数を用いた演算に書き換える請求項６記載の
回路合成装置。 - 【請求項８】 前記データ処理装置は、 前記演算が乗算の場合に、 前記符号付きの変数の各々の符号ビットの排他的論理和
を求め、 前記排他的論理和の演算結果が０のときは、該変数の乗
算結果をそのまま出力し、 前記排他的論理和の演算結果が１のときは、該変数の乗
算結果に負の符合を付与する請求項６または７記載の回
路合成装置。 - 【請求項９】 ハードウェア記述言語で作成された設計
回路の動作を示す記述から、所望の回路を合成する回路
合成装置であって、 前記記述中から同じタイミングで処理しない変数を探し
出し、 共有化するレジスタのビット数に対して該変数のビット
数が足りない場合に、 符号付きの該変数に対しては、足りないビット数だけ符
号ビットと同じデータを付与し、 符号無しの該変数に対しては、足りないビット数だけ所
定のデータを付与した後、レジスタの共有化を行うデー
タ処理装置を有する回路合成装置。 - 【請求項１０】 前記ハードウェア記述言語はＣ言語で
ある請求項６乃至９のいずれか１項記載の回路合成装
置。 - 【請求項１１】 コンピュータによってハードウェア記
述言語で作成された回路の動作を示す記述から所望の回
路を合成するためのプログラムを記録した記録媒体であ
って、 前記記述中の符号付きの変数を用いた演算を符号無しの
変数を用いた演算に書き換える変換処理と、 前記変換処理によって書き換えられた記述から同じタイ
ミングで動作しない同一の演算を実行する演算器の共有
化を行う共有化処理と、をコンピュータに実行させるた
めのプログラムを記録した記録媒体。 - 【請求項１２】 符号付きの変数を用いた演算を符号無
しの変数を用いた演算に変換するための変換規則をコン
ピュータに予め記憶させ、 前記変換処理で、 該変換規則にしたがって前記記述中の符号付きの変数を
用いた演算を符号無しの変数を用いた演算に書き換える
処理をコンピュータに実行させるためのプログラムを記
録した請求項１１記載の記録媒体。 - 【請求項１３】 前記演算が乗算の場合に、 前記変換処理で、 前記符号付きの変数の各々の符号ビットの排他的論理和
を求め、 前記排他的論理和の演算結果が０のときは該変数の乗算
結果をそのまま出力し、 前記排他的論理和の演算結果が１のときは該変数の乗算
結果に負の符合を付与する処理をコンピュータに実行さ
せるためのプログラムを記録した請求項１１または１２
記載の記録媒体。 - 【請求項１４】 コンピュータによってハードウェア記
述言語で作成された回路の動作を示す記述から所望の回
路を合成するためのプログラムを記録した記録媒体であ
って、 前記記述中から同じタイミングで処理しない変数を探し
出す探索処理と、 共有化するレジスタのビット数に対して該変数のビット
数が足りない場合に、 符号付きの該変数に対しては、足りないビット数だけ符
号ビットと同じデータを付与し、 符号無しの該変数に対しては、足りないビット数だけ所
定のデータを付与した後、レジスタの共有化を行う共有
化処理と、をコンピュータに実行させるためのプログラ
ムを記録した記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012849A JP2861994B1 (ja) | 1998-01-26 | 1998-01-26 | 回路合成方法、回路合成装置および記録媒体 |
| US09/237,256 US6367066B1 (en) | 1998-01-26 | 1999-01-26 | System for synthesizing a circuit by re-writing signed variables into unsigned variables and sharing resources for identical operations having different timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012849A JP2861994B1 (ja) | 1998-01-26 | 1998-01-26 | 回路合成方法、回路合成装置および記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2861994B1 true JP2861994B1 (ja) | 1999-02-24 |
| JPH11213024A JPH11213024A (ja) | 1999-08-06 |
Family
ID=11816853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012849A Expired - Fee Related JP2861994B1 (ja) | 1998-01-26 | 1998-01-26 | 回路合成方法、回路合成装置および記録媒体 |
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|---|---|
| US (1) | US6367066B1 (ja) |
| JP (1) | JP2861994B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8839163B2 (en) | 2011-11-18 | 2014-09-16 | Renesas Electronics Corporation | Behavioral synthesis method, behavioral synthesis program and behavioral synthesis apparatus |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4082653B2 (ja) * | 2001-11-15 | 2008-04-30 | 松下電器産業株式会社 | 高位合成方法および高位合成装置 |
| US7647567B1 (en) * | 2005-01-31 | 2010-01-12 | Bluespec, Inc. | System and method for scheduling TRS rules |
| KR100918815B1 (ko) | 2007-06-01 | 2009-09-25 | 한국과학기술원 | 마이크로프로세서의 연산장치 |
| US7752028B2 (en) | 2007-07-26 | 2010-07-06 | Microsoft Corporation | Signed/unsigned integer guest compare instructions using unsigned host compare instructions for precise architecture emulation |
| JP2012027826A (ja) * | 2010-07-27 | 2012-02-09 | Toppan Printing Co Ltd | 半導体集積回路およびその設計方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL100987A (en) * | 1991-02-27 | 1995-10-31 | Digital Equipment Corp | Method and device for encoding |
| IL100990A (en) * | 1991-02-27 | 1995-10-31 | Digital Equipment Corp | Multilingual optimization compiler that uses Gladi in the production of a multi-pass cipher |
| US5841663A (en) * | 1995-09-14 | 1998-11-24 | Vlsi Technology, Inc. | Apparatus and method for synthesizing integrated circuits using parameterized HDL modules |
| US6055619A (en) * | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
-
1998
- 1998-01-26 JP JP10012849A patent/JP2861994B1/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 US US09/237,256 patent/US6367066B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8839163B2 (en) | 2011-11-18 | 2014-09-16 | Renesas Electronics Corporation | Behavioral synthesis method, behavioral synthesis program and behavioral synthesis apparatus |
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| US6367066B1 (en) | 2002-04-02 |
| JPH11213024A (ja) | 1999-08-06 |
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