JPH0247779A - 画像処理プロセッサ - Google Patents
画像処理プロセッサInfo
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- JPH0247779A JPH0247779A JP63198207A JP19820788A JPH0247779A JP H0247779 A JPH0247779 A JP H0247779A JP 63198207 A JP63198207 A JP 63198207A JP 19820788 A JP19820788 A JP 19820788A JP H0247779 A JPH0247779 A JP H0247779A
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- 238000000034 method Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000007792 addition Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003706 image smoothing Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像処理における局所画像処理を高速に行う
画像処理プロセッサのアーキテクチャに関する。
画像処理プロセッサのアーキテクチャに関する。
従来の技術
デジタル画像処理は、２次元配列された画像データを対
象としており、多量の画像データに対して、多くの演算
時間が必要とされる。そこでｍ行×ｎ列の局所画像領域
データに対して演算を行う局所画像処理と限定すること
で比較的高速に演算が可能となり、局所画像処理専用プ
ロセッサも考案されている。
象としており、多量の画像データに対して、多くの演算
時間が必要とされる。そこでｍ行×ｎ列の局所画像領域
データに対して演算を行う局所画像処理と限定すること
で比較的高速に演算が可能となり、局所画像処理専用プ
ロセッサも考案されている。
第５図は、３×３画素の局所画像処理を行う局所画像処
理プロセッサ１０の例を示している。
理プロセッサ１０の例を示している。
局所画像を記憶する局所画像レジスタ１に画像信号と１
水平線遅れ、および２水平線遅れの画像データが入力さ
れている。局所画像処理のプログラムを記憶するプログ
ラムメモリ３は、プログラム制御回路４によって動作し
、局所画像レジスタ１、演算ブロック２、およびプログ
ラム制御回路４を制御する。クロック制御回路５は、シ
ステムクロック信号、チップ拡張信号、およびプログラ
ムスタート信号によって動作し、局所画像レジスタ１の
画像取り込み、演算ブロック２の演算出力、およびプロ
グラム制御回路４を制御する。
水平線遅れ、および２水平線遅れの画像データが入力さ
れている。局所画像処理のプログラムを記憶するプログ
ラムメモリ３は、プログラム制御回路４によって動作し
、局所画像レジスタ１、演算ブロック２、およびプログ
ラム制御回路４を制御する。クロック制御回路５は、シ
ステムクロック信号、チップ拡張信号、およびプログラ
ムスタート信号によって動作し、局所画像レジスタ１の
画像取り込み、演算ブロック２の演算出力、およびプロ
グラム制御回路４を制御する。
第６図に各部の波形を示す。
局所画像レジスタ１の内部は３段のシフトレジスタ６と
メモリセルフで３ライン構成されており、シフトレジス
タ６のの入力には、画像信号、１水平線遅れの画像信号
、および２水平線遅れの画像信号が供給されている。こ
のシフトレジスタ６は、クロック制御回路５からのシス
テムクロック信号の立ち上がりに同期したシフト信号に
よりそれぞれの画像入力をシフトレジスタ６内に取り込
む。
メモリセルフで３ライン構成されており、シフトレジス
タ６のの入力には、画像信号、１水平線遅れの画像信号
、および２水平線遅れの画像信号が供給されている。こ
のシフトレジスタ６は、クロック制御回路５からのシス
テムクロック信号の立ち上がりに同期したシフト信号に
よりそれぞれの画像入力をシフトレジスタ６内に取り込
む。
また、クロック制御回路５からのシステムクロック信号
に同期したメモリライト信号によりそれぞれのメモリ７
に取り込む。
に同期したメモリライト信号によりそれぞれのメモリ７
に取り込む。
システムクロック信号はプロセッサを動作させる信号で
あり、プログラムスタート信号は、画像データと同期し
た信号でプロセッサの処理をスタートさせる信号であり
、チップ拡張信号は、このプロセッサを複数個使用する
のに用いるものである。
あり、プログラムスタート信号は、画像データと同期し
た信号でプロセッサの処理をスタートさせる信号であり
、チップ拡張信号は、このプロセッサを複数個使用する
のに用いるものである。
クロック制御回路５から出力されるシフト信号は、プロ
グラムスタート信号とシステムクロック信号より作られ
、プログラムスタート信号がハイ（ＨＩ ＧＨ）になっ
た最初のシステムクロック信号の立ち上がりでＨＩＧＨ
になり、次の立ち上がりでロウ（ＬＯＷ）となる。メモ
リライト信号は、シフト信号をチップ拡張信号で制御し
たものである。また、アウトプットイネーブル信号は、
メモリライト信号と同様に、シフト信号をチップ拡張信
号で制御したものとなっている。
グラムスタート信号とシステムクロック信号より作られ
、プログラムスタート信号がハイ（ＨＩ ＧＨ）になっ
た最初のシステムクロック信号の立ち上がりでＨＩＧＨ
になり、次の立ち上がりでロウ（ＬＯＷ）となる。メモ
リライト信号は、シフト信号をチップ拡張信号で制御し
たものである。また、アウトプットイネーブル信号は、
メモリライト信号と同様に、シフト信号をチップ拡張信
号で制御したものとなっている。
クロック制御回路５からのシフト信号により、局所画像
レジスタ１の中のシフトレジスタ６に画像信号の取り込
みと同期してシフトされ、チップ拡張信号がロウ（Ｌ、
ＯＷ）の時、メモリライト信号により局所画像データが
メモリセルフに記憶され、プログラム制御回路４にスタ
ート信号が送られる。
レジスタ１の中のシフトレジスタ６に画像信号の取り込
みと同期してシフトされ、チップ拡張信号がロウ（Ｌ、
ＯＷ）の時、メモリライト信号により局所画像データが
メモリセルフに記憶され、プログラム制御回路４にスタ
ート信号が送られる。
クロック制御回路５はプログラムスタート信号がハイ（
ＨＩ ＧＨ）になった時、プログラム制御回路４の出力
をＯにリセットするようにスタート信号を送る。プログ
ラム制御回路４は、クロック制御回路５からの信号によ
りシステムクロック信号に同期して、出力に１加算した
信号を出力する。
ＨＩ ＧＨ）になった時、プログラム制御回路４の出力
をＯにリセットするようにスタート信号を送る。プログ
ラム制御回路４は、クロック制御回路５からの信号によ
りシステムクロック信号に同期して、出力に１加算した
信号を出力する。
プログラムメモリ３は、プログラム制御回路４゜からの
信号に対応したアドレスのメモリの値を出力する。すな
わち、プログラムメモリ３はスタート信号がＨＩＧＨに
なったときアドレスＯのデータを出力し、システムクロ
ック信号により、順次１．２・・・・のアドレスのデー
タを出力する。局所画像レジスタはプログラムメモリ３
からの信号により選択された１つの画像データを演算ブ
ロック２に出力する。
信号に対応したアドレスのメモリの値を出力する。すな
わち、プログラムメモリ３はスタート信号がＨＩＧＨに
なったときアドレスＯのデータを出力し、システムクロ
ック信号により、順次１．２・・・・のアドレスのデー
タを出力する。局所画像レジスタはプログラムメモリ３
からの信号により選択された１つの画像データを演算ブ
ロック２に出力する。
演算ブロック２は、クロック制御回路３の信号により選
択された演算を行う。プログラム制御回路４はプログラ
ムメモリ３の出力が特定のデータの時か、演算ブロック
２から条件信号が来た時に、プログラムメモリ３の出力
の値を出力する。これにより、プログラムの流れを変え
るジャンプ、および条件ジャンプを行う。
択された演算を行う。プログラム制御回路４はプログラ
ムメモリ３の出力が特定のデータの時か、演算ブロック
２から条件信号が来た時に、プログラムメモリ３の出力
の値を出力する。これにより、プログラムの流れを変え
るジャンプ、および条件ジャンプを行う。
演算ブロック２は、クロック制御回路５からのアウトブ
トイネーブル信号により、プログラムスタート信号に同
期して演算結果を出力する。また、演算ブロック２は、
チップ拡張信号がハイ（ＨＩＧＨ）の時演算出力がリッ
セトされる。
トイネーブル信号により、プログラムスタート信号に同
期して演算結果を出力する。また、演算ブロック２は、
チップ拡張信号がハイ（ＨＩＧＨ）の時演算出力がリッ
セトされる。
この局所画像処理プロセッサ１０は、チップ拡張信号に
より複数個使うことが可能となり、入力される画像信号
が高速になっても対応できる。
より複数個使うことが可能となり、入力される画像信号
が高速になっても対応できる。
第７図は、局所画像処理プロセッサ１０を２個並列動作
させる接続図である。また、第８図に各部の波形を示す
。
させる接続図である。また、第８図に各部の波形を示す
。
それぞれの局所画像処理プロセッサ１０のａおよびｂに
は、同じ画像信号、１水平線遅れの画像信号、および２
水平線遅れの画像信号、および、同じシステムクロック
信号とプログラムスタート信号が供給されいる。また、
プログラムスタート信号を二分周回路によって分周した
信号をそれぞれの局所画像処理プロセッサ１０のチップ
拡張信号に供給する。ただし、局所画像処理プロセッサ
１０のａとｂのチップ拡張信号は逆相となっている。そ
れぞれの局所画像処理プロセッサ１０のａとｂの演算出
力は０Ｒ１２に入力し、０Ｒ１２の出力より処理結果が
得られる。
は、同じ画像信号、１水平線遅れの画像信号、および２
水平線遅れの画像信号、および、同じシステムクロック
信号とプログラムスタート信号が供給されいる。また、
プログラムスタート信号を二分周回路によって分周した
信号をそれぞれの局所画像処理プロセッサ１０のチップ
拡張信号に供給する。ただし、局所画像処理プロセッサ
１０のａとｂのチップ拡張信号は逆相となっている。そ
れぞれの局所画像処理プロセッサ１０のａとｂの演算出
力は０Ｒ１２に入力し、０Ｒ１２の出力より処理結果が
得られる。
チップ拡張信号がロウ（ＬＯＷ）のときのみメモリセル
フに記憶され、かつ、スタート信号が生じるため、局所
画像処理プロセッサ１０のａは、画像信号のｎ −３＋
ｎ ｌｙ ｎ ＋ Ｌ ・・・・番目のもの
について、局所画像処理プロセッサ１０のｂは、画像信
号のｎ−２，ｎ、ｎ ＋ ２＋ ・・・・番目のもの
についての１つおきに処理を行うこととなる。
フに記憶され、かつ、スタート信号が生じるため、局所
画像処理プロセッサ１０のａは、画像信号のｎ −３＋
ｎ ｌｙ ｎ ＋ Ｌ ・・・・番目のもの
について、局所画像処理プロセッサ１０のｂは、画像信
号のｎ−２，ｎ、ｎ ＋ ２＋ ・・・・番目のもの
についての１つおきに処理を行うこととなる。
それぞれのプロセッサは違う画像信号を処理しており、
２つのプロセッサの演算結果を０Ｒ１２により合わせる
ことで画像処理結果が得られる。
２つのプロセッサの演算結果を０Ｒ１２により合わせる
ことで画像処理結果が得られる。
この局所画像処理プロセッサは、画像のスムージング、
微分操作、データ変換、２値化、ノイズ除去などの処理
を実行することができる。
微分操作、データ変換、２値化、ノイズ除去などの処理
を実行することができる。
発明が解決しようとする課題
この局所画像処理プロセッサは、画像処理を局所画像に
限定することである程度の高速な処理が実現できたが、
処理速度においては、決して満足できるものではなかっ
た。より高速に局所画像処理を行う必要がある。
限定することである程度の高速な処理が実現できたが、
処理速度においては、決して満足できるものではなかっ
た。より高速に局所画像処理を行う必要がある。
本発明はかかる点に鑑みてなされたもので、複数個使用
することより高速なアキ−テクチャ−を有する局所画像
プロセッサを提供することを目的とする。
することより高速なアキ−テクチャ−を有する局所画像
プロセッサを提供することを目的とする。
課題を解決するための手段
本発明は、前記問題点を解決するため局所画像プロセッ
サを複数個の並列処理を行う場合、局所画像処理プロセ
ッサの画像処理の途中結果を、他のプロセッサに転送で
き、かつ、他のプロセッサの画像処理の途中結果を得る
ことで高速に画像処理を行うものである。
サを複数個の並列処理を行う場合、局所画像処理プロセ
ッサの画像処理の途中結果を、他のプロセッサに転送で
き、かつ、他のプロセッサの画像処理の途中結果を得る
ことで高速に画像処理を行うものである。
作用
入力画像データを局所領域に分割し、前記局所画像領域
データに対して処理を行うプロセッサであって、前記局
所画像データを取り込む局所画像レジスタと、前記局所
画像レジスタの値を入力とする演算ブロックと、前記局
所画像レジスタの出力を選択し、かつ、前記演算ブロッ
クの演算を選択するプログラムメモリと、前記プログラ
ムメモリを制御するプログラム制御回路と、前記演算ブ
ロックの処理の途中結果を外部に出力する転送レジスタ
と、前記演算ブロックに処理の途中でデータを与える受
信レジスタを有し、外部のプロセッサへ処理の途中結果
を出力する手段と、 外部のプロセッサからデータを入
力する手段とを有することで高速な画像処理を行う。
データに対して処理を行うプロセッサであって、前記局
所画像データを取り込む局所画像レジスタと、前記局所
画像レジスタの値を入力とする演算ブロックと、前記局
所画像レジスタの出力を選択し、かつ、前記演算ブロッ
クの演算を選択するプログラムメモリと、前記プログラ
ムメモリを制御するプログラム制御回路と、前記演算ブ
ロックの処理の途中結果を外部に出力する転送レジスタ
と、前記演算ブロックに処理の途中でデータを与える受
信レジスタを有し、外部のプロセッサへ処理の途中結果
を出力する手段と、 外部のプロセッサからデータを入
力する手段とを有することで高速な画像処理を行う。
実施例
第１図は、本発明の画像処理プロセッサの１実施例を示
すブロック図である。局所画像を記憶する局所画像レジ
スタ１に画像信号と１水平線遅れ、および２水平線遅れ
の画像データが入力されている。局所画像処理のプログ
ラムを記憶するプログラムメモリ３は、プログラム制御
回路４によって動作し、局所画像レジスタ１、演算ブロ
ック１２、およびプログラム制御回路４を制御する。ク
ロック制御回路５は、システムクロック信号、チップ拡
張信号、およびプログラムスタート信号によって動作し
、局所画像レジスタ１の画像取り込み、演算ブロック１
２の演算出力、およびプログラム制御回路４を制御する
。転送レジスタ１３は、ファーストインΦファーストア
ウト拳レジスタ（以下ＦＩＦＯレジスタとする）であり
、演算ブロック１２における計算の途中結果を入力とし
ている。
すブロック図である。局所画像を記憶する局所画像レジ
スタ１に画像信号と１水平線遅れ、および２水平線遅れ
の画像データが入力されている。局所画像処理のプログ
ラムを記憶するプログラムメモリ３は、プログラム制御
回路４によって動作し、局所画像レジスタ１、演算ブロ
ック１２、およびプログラム制御回路４を制御する。ク
ロック制御回路５は、システムクロック信号、チップ拡
張信号、およびプログラムスタート信号によって動作し
、局所画像レジスタ１の画像取り込み、演算ブロック１
２の演算出力、およびプログラム制御回路４を制御する
。転送レジスタ１３は、ファーストインΦファーストア
ウト拳レジスタ（以下ＦＩＦＯレジスタとする）であり
、演算ブロック１２における計算の途中結果を入力とし
ている。
また、受信レジスタ１４は、外部プロセッサの転送レジ
スタの入力とし、外部プロセッサの計算の途中結果を記
憶するレジスタである。
スタの入力とし、外部プロセッサの計算の途中結果を記
憶するレジスタである。
局所画像レジスタ１の内部は３段のシフトレジスタ６と
メモリセルフで３ライン構成されており、シフトレジス
タ６のの入力には、画像信号、１水平線遅れの画像信号
、および２水平線遅れの画像信号が供給されている。こ
のシフトレジスタ６は、クロック制御回路５からのシス
テムクロック信号の立ち上がりに同期したシフト信号に
よりそれぞれの画像入力をシフトレジスタ６内に取り込
む。
メモリセルフで３ライン構成されており、シフトレジス
タ６のの入力には、画像信号、１水平線遅れの画像信号
、および２水平線遅れの画像信号が供給されている。こ
のシフトレジスタ６は、クロック制御回路５からのシス
テムクロック信号の立ち上がりに同期したシフト信号に
よりそれぞれの画像入力をシフトレジスタ６内に取り込
む。
また、クロック制御回路５からのシステムクロック信号
に同期したメモリライト信号によりそれぞれのメモリ７
に取り込む。
に同期したメモリライト信号によりそれぞれのメモリ７
に取り込む。
システムクロック信号はプロセッサを動作させる信号で
あり、プログラムスタート信号は、画像データと同期し
た信号でプロセッサの処理をスタートさせる信号であり
、チップ拡張信号は、このプロセッサを複数個使用する
のに用いるものである。
あり、プログラムスタート信号は、画像データと同期し
た信号でプロセッサの処理をスタートさせる信号であり
、チップ拡張信号は、このプロセッサを複数個使用する
のに用いるものである。
クロック制御回路５から出力されるシフト信号は、プロ
グラムスタート信号とシステムクロック信号より作られ
、プログラムスタート信号がハイ（ＨＩ ＧＨ）になっ
た最初のシステムクロック信号の立ち上がりでハイ（Ｈ
Ｉ ＧＨ）になり、次の立ち上がりでロウ（ＬＯＷ）と
なる。メモリライト信号は、シフト信号をチップ拡張信
号で制御したものである。また、アウトプットイネーブ
ル信号は、メモリライト信号と同様に、シフト信号をチ
ップ拡張信号で制御したものとなっている。
グラムスタート信号とシステムクロック信号より作られ
、プログラムスタート信号がハイ（ＨＩ ＧＨ）になっ
た最初のシステムクロック信号の立ち上がりでハイ（Ｈ
Ｉ ＧＨ）になり、次の立ち上がりでロウ（ＬＯＷ）と
なる。メモリライト信号は、シフト信号をチップ拡張信
号で制御したものである。また、アウトプットイネーブ
ル信号は、メモリライト信号と同様に、シフト信号をチ
ップ拡張信号で制御したものとなっている。
クロック制御回路５からのシフト信号により、局所画像
レジスタ１の中のシフトレジスタ６に画像信号の取り込
みと同期してシフトされ、チップ拡張信号がＬＯＷの時
、メモリライト信号により局所画像データがメモリセル
フに記憶され、プログラム制御回路４にスタート信号が
送られる。
レジスタ１の中のシフトレジスタ６に画像信号の取り込
みと同期してシフトされ、チップ拡張信号がＬＯＷの時
、メモリライト信号により局所画像データがメモリセル
フに記憶され、プログラム制御回路４にスタート信号が
送られる。
クロック制御回路５はプログラムスタート信号がＨＩＧ
Ｈになった時、プログラム制御回路４の出力をＯにリセ
ットするようにスタート信号を送る。プログラム制御回
路４は、クロック制御回路５からの信号によりシステム
クロック信号に同期して、出力に１加算した信号を出力
する。
Ｈになった時、プログラム制御回路４の出力をＯにリセ
ットするようにスタート信号を送る。プログラム制御回
路４は、クロック制御回路５からの信号によりシステム
クロック信号に同期して、出力に１加算した信号を出力
する。
プログラムメモリ３は、プログラム制御回路４からの信
号に対応したアドレスのメモリの値を出力する。すなわ
ち、プログラムメモリ３はスタート信号がＨＩＧＨにな
ったときアドレスＯのデータを出力し、システムクロッ
ク信号により、順次１．２・・・・のアドレスのデータ
を出力する。局所画像レジスタはプログラムメモリ３か
らの信号により選択された１つの画像データを演算ブロ
ック２に出力する。
号に対応したアドレスのメモリの値を出力する。すなわ
ち、プログラムメモリ３はスタート信号がＨＩＧＨにな
ったときアドレスＯのデータを出力し、システムクロッ
ク信号により、順次１．２・・・・のアドレスのデータ
を出力する。局所画像レジスタはプログラムメモリ３か
らの信号により選択された１つの画像データを演算ブロ
ック２に出力する。
演算ブロック２は、クロック制御回路３の信号により選
択された演算を行う。プログラム制御回路４はプログラ
ムメモリ３の出力が特定のデータの時か、演算ブロック
２から条件信号が来た時に、プログラムメモリ３の出力
の値を出力する。これにより、プログラムの流れを変え
るジャンプ、および条件ジャンプを行う。
択された演算を行う。プログラム制御回路４はプログラ
ムメモリ３の出力が特定のデータの時か、演算ブロック
２から条件信号が来た時に、プログラムメモリ３の出力
の値を出力する。これにより、プログラムの流れを変え
るジャンプ、および条件ジャンプを行う。
演算ブロック２は、クロック制御回路５からのアウトブ
トイネーブル信号により、プログラムスタート信号に同
期して演算結果を出力する。また、演算ブロック２は、
チップ拡張信号がハイ（ＨＩＧＨ）の時演算出力がリッ
セトされる。
トイネーブル信号により、プログラムスタート信号に同
期して演算結果を出力する。また、演算ブロック２は、
チップ拡張信号がハイ（ＨＩＧＨ）の時演算出力がリッ
セトされる。
本発明の局所画像処理プロセッサ１１０は、チップ拡張
信号により複数個使うことが可能でありり、入力される
画像信号のより高速な場合にも対応できる。
信号により複数個使うことが可能でありり、入力される
画像信号のより高速な場合にも対応できる。
第２図は、本発明の局所画像処理プロセッサ１１０を２
個並列動作させる接続図である。また、第３図に各部の
波形を示す。
個並列動作させる接続図である。また、第３図に各部の
波形を示す。
それぞれの局所画像処理プロセッサ１１０のａおよびｂ
には、同じ画像信号、１水平線遅れの画像信号、および
２水平線遅れの画像信号、および、同じシステムクロッ
ク信号とプログラムスタート信号が供給されいる。局所
画像処理プロセッサ１１０のａの転送データ出力は、も
う一方の局所画像処理プロセッサ１１０のｂの転送デー
タ入力に接続されている。また、プログラムスタート信
号を二分周回路によって分周した信号をそれぞれの局所
画像処理プロセッサ１１０のチップ拡張信号に供給する
。ただし、局所画像処理プロセッサ１１０のａとｂのチ
ップ拡張信号は逆相となっている。それぞれの局所画像
処理プロセッサ１１０のａとｂの演算出力は０Ｒ１２に
入力し、０Ｒ１２の出力より処理結果が得られる。
には、同じ画像信号、１水平線遅れの画像信号、および
２水平線遅れの画像信号、および、同じシステムクロッ
ク信号とプログラムスタート信号が供給されいる。局所
画像処理プロセッサ１１０のａの転送データ出力は、も
う一方の局所画像処理プロセッサ１１０のｂの転送デー
タ入力に接続されている。また、プログラムスタート信
号を二分周回路によって分周した信号をそれぞれの局所
画像処理プロセッサ１１０のチップ拡張信号に供給する
。ただし、局所画像処理プロセッサ１１０のａとｂのチ
ップ拡張信号は逆相となっている。それぞれの局所画像
処理プロセッサ１１０のａとｂの演算出力は０Ｒ１２に
入力し、０Ｒ１２の出力より処理結果が得られる。
チップ拡張信号がロウ（ＬＯＷ）のときのみメモリセル
フに記憶され、かつ、スタート信号が生じるため、局所
画像処理プロセッサ１１０のａは、画像信号のｎ−３，
ｎ−Ｌ、 ｎｌＬ ・・・・番目のものについて、
局所画像処理プロセッサ１０のｂは、画像信号のｎ
２＋ ｎｌ ｎ ＋ ２＋ ・・・・番目のもの
について、第４図に示すように１つおきの３×３対象画
像の処理を行うこととなる。それぞれのプロセッサは一
画素違う局所画像データを処理しており、２つのプロセ
ッサの演算結果を０Ｒ１２によって合わせることで画像
処理結果が得られる。
フに記憶され、かつ、スタート信号が生じるため、局所
画像処理プロセッサ１１０のａは、画像信号のｎ−３，
ｎ−Ｌ、 ｎｌＬ ・・・・番目のものについて、
局所画像処理プロセッサ１０のｂは、画像信号のｎ
２＋ ｎｌ ｎ ＋ ２＋ ・・・・番目のもの
について、第４図に示すように１つおきの３×３対象画
像の処理を行うこととなる。それぞれのプロセッサは一
画素違う局所画像データを処理しており、２つのプロセ
ッサの演算結果を０Ｒ１２によって合わせることで画像
処理結果が得られる。
ここで、３行×２列の局所画像のＭＡＳＫＩ〜ＭＡＳＫ
８までの６画素の総和を求める処理を考える。
８までの６画素の総和を求める処理を考える。
ここで、もう１つのプロセッサは１つ前の局所画像の処
理をすでに行っており、ＭＡＳＫＩ〜ＭＡＳＫ３までの
加算は、途中結果としてあり、もう１つのプロセッサの
転送レジスタ１３に記憶されている。
理をすでに行っており、ＭＡＳＫＩ〜ＭＡＳＫ３までの
加算は、途中結果としてあり、もう１つのプロセッサの
転送レジスタ１３に記憶されている。
そこで、今、注目しているプロセッサは、ＭＡＳＫＩ〜
ＭＡＳＫ３までの加算を行い、その値に、もう１つのプ
ロセッサの転送レジスタ１３に記憶されているＭＡＳＫ
４〜ＭＡＳＫ８の加算結果に相当するデータを受信レジ
スタ１４を介して得られたデータとを加算する。これを
画像処理結果として出力する。ここで、注目しているプ
ロセッサでの、ＭＡＳＫＩ〜ＭＡＳＫ３までの加算した
データを、注目しているプロセッサの転送レジスタ１３
に記憶させなければならない。
ＭＡＳＫ３までの加算を行い、その値に、もう１つのプ
ロセッサの転送レジスタ１３に記憶されているＭＡＳＫ
４〜ＭＡＳＫ８の加算結果に相当するデータを受信レジ
スタ１４を介して得られたデータとを加算する。これを
画像処理結果として出力する。ここで、注目しているプ
ロセッサでの、ＭＡＳＫＩ〜ＭＡＳＫ３までの加算した
データを、注目しているプロセッサの転送レジスタ１３
に記憶させなければならない。
以上の方法により、この場合、従来の局所画像処理プロ
セッサにくらべて２回加算操作が減り、早く処理が終了
でき、より高速の入力画像信号にも対応できる。
セッサにくらべて２回加算操作が減り、早く処理が終了
でき、より高速の入力画像信号にも対応できる。
ここでの説明には、１つの途中結果のデータのみを使用
していたが、転送レジスタ１３がＦＩＦＯレジスタとな
っているため、複数個の途中結果のデータを他のプロセ
ッサに転送することができる。ここでは、３Ｘ３の局所
画像としているがより大きな局所画像でもよい。
していたが、転送レジスタ１３がＦＩＦＯレジスタとな
っているため、複数個の途中結果のデータを他のプロセ
ッサに転送することができる。ここでは、３Ｘ３の局所
画像としているがより大きな局所画像でもよい。
発明の効果
以上述べてきたように、本発明によれば局所画像処理を
複数個のプロセッサを使用した場合に、より高速に処理
が実現することができる。
複数個のプロセッサを使用した場合に、より高速に処理
が実現することができる。
第１図は本発明の実施例における局所画像処理プロセッ
サを示すブロック図、第２図は本発明の局所画像処理プ
ロセッサを２個並列動作させる接続構成図、第３図は第
２図における各部の波形図、第４図は本発明の局所画像
処理プロセッサの説明図、第５図は従来の局所画像処理
プロセッサのブロック図、第８図は従来の局所画像処理
プロセッサの各部の波形図、第７図は従来の局、新画像
処理プロセッサを２個並列動作させる接続構成図、第８
図は第７図における各部の波形図である。 １・・・局所画像レジスタ、３・書・プログラム制御回
路 ４・・・プログラム制御回路、５・・・クロック制
御回路、１２・・・演算ブロック、１３−・・転送レジ
スタ、１４・Φ・受信レジスタ、６Ｉ・・シフトレジス
タ、７・・・メモリセル、 １２・ ・ ・ＯＲゲート
。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 第 図 第 図 １θ
サを示すブロック図、第２図は本発明の局所画像処理プ
ロセッサを２個並列動作させる接続構成図、第３図は第
２図における各部の波形図、第４図は本発明の局所画像
処理プロセッサの説明図、第５図は従来の局所画像処理
プロセッサのブロック図、第８図は従来の局所画像処理
プロセッサの各部の波形図、第７図は従来の局、新画像
処理プロセッサを２個並列動作させる接続構成図、第８
図は第７図における各部の波形図である。 １・・・局所画像レジスタ、３・書・プログラム制御回
路 ４・・・プログラム制御回路、５・・・クロック制
御回路、１２・・・演算ブロック、１３−・・転送レジ
スタ、１４・Φ・受信レジスタ、６Ｉ・・シフトレジス
タ、７・・・メモリセル、 １２・ ・ ・ＯＲゲート
。 代理人の氏名 弁理士 粟野重孝 はか１名第２図 第 図 第 図 １θ
Claims (1)
- 入力画像データを局所領域に分割し、前記局所画像領域
データに対して処理を行うプロセッサであって、前記局
所画像データを取り込む局所画像レジスタと、前記局所
画像レジスタの値を入力とする演算ブロックと、前記局
所画像レジスタの出力を選択し、かつ、前記演算ブロッ
クの演算を選択するプログラムメモリと、前記プログラ
ムメモリを制御するプログラム制御回路と、前記演算ブ
ロックの処理の途中結果を外部に出力する転送レジスタ
と、前記演算ブロックに処理の途中でデータを与える受
信レジスタを有し、外部のプロセッサへ処理の途中結果
を出力する手段と、外部のプロセッサからデータを入力
する手段とを有することを特徴とする画像処理プロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198207A JP2589781B2 (ja) | 1988-08-09 | 1988-08-09 | 画像処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198207A JP2589781B2 (ja) | 1988-08-09 | 1988-08-09 | 画像処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0247779A true JPH0247779A (ja) | 1990-02-16 |
| JP2589781B2 JP2589781B2 (ja) | 1997-03-12 |
Family
ID=16387265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198207A Expired - Fee Related JP2589781B2 (ja) | 1988-08-09 | 1988-08-09 | 画像処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589781B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0631185A1 (en) | 1993-06-11 | 1994-12-28 | Fuji Photo Film Co., Ltd. | Method for continuously processing silver halide color photosensitive material |
| US5404971A (en) * | 1992-05-29 | 1995-04-11 | Akebono Brake Industry Co., Ltd. | Adjuster releasing apparatus in drum brake |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140379A (ja) * | 1987-10-23 | 1988-06-11 | Hitachi Ltd | 並列画像処理プロセツサ |
-
1988
- 1988-08-09 JP JP63198207A patent/JP2589781B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140379A (ja) * | 1987-10-23 | 1988-06-11 | Hitachi Ltd | 並列画像処理プロセツサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404971A (en) * | 1992-05-29 | 1995-04-11 | Akebono Brake Industry Co., Ltd. | Adjuster releasing apparatus in drum brake |
| EP0631185A1 (en) | 1993-06-11 | 1994-12-28 | Fuji Photo Film Co., Ltd. | Method for continuously processing silver halide color photosensitive material |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2589781B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |