JPH0636059A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH0636059A JPH0636059A JP18498492A JP18498492A JPH0636059A JP H0636059 A JPH0636059 A JP H0636059A JP 18498492 A JP18498492 A JP 18498492A JP 18498492 A JP18498492 A JP 18498492A JP H0636059 A JPH0636059 A JP H0636059A
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- program
- processors
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- processor
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Abstract
(57)【要約】
【目的】この発明は、プロセッサのマシンサイクルやプ
ログラムメモリのアクセスタイムの短縮化に比例した信
号処理速度の向上を実現し得るデジタル信号処理装置を
提供することを目的としている。 【構成】与えるプログラムを変更することで内容の異な
る多種類のデジタル信号処理を実行可能な複数のプロセ
ッサ１４1 〜１４1024を同一チップ１１上に形成し、こ
れら複数のプロセッサ１４1 〜１４1024全てに同一プロ
グラムを与えて同じデジタル信号処理を同時に実行させ
るデジタル信号処理装置において、複数のプロセッサ１
４1 〜１４1024に与えるべきプログラムの格納されるメ
モリ１６を、複数のプロセッサ１４1 〜１４1024と同じ
チップ１１上に形成するように構成したものである。
ログラムメモリのアクセスタイムの短縮化に比例した信
号処理速度の向上を実現し得るデジタル信号処理装置を
提供することを目的としている。 【構成】与えるプログラムを変更することで内容の異な
る多種類のデジタル信号処理を実行可能な複数のプロセ
ッサ１４1 〜１４1024を同一チップ１１上に形成し、こ
れら複数のプロセッサ１４1 〜１４1024全てに同一プロ
グラムを与えて同じデジタル信号処理を同時に実行させ
るデジタル信号処理装置において、複数のプロセッサ１
４1 〜１４1024に与えるべきプログラムの格納されるメ
モリ１６を、複数のプロセッサ１４1 〜１４1024と同じ
チップ１１上に形成するように構成したものである。
Description
【０００１】
【産業上の利用分野】この発明は、与えるプログラムを
変更することによって、内容の異なる多種類の信号処理
を実行可能な複数の基本演算器（以下プロセッサとい
う）を備え、ＳＩＭＤ（Single Instruction Multiple
Data）方式でデジタル信号処理を行なうデジタル信号処
理装置の改良に関する。
変更することによって、内容の異なる多種類の信号処理
を実行可能な複数の基本演算器（以下プロセッサとい
う）を備え、ＳＩＭＤ（Single Instruction Multiple
Data）方式でデジタル信号処理を行なうデジタル信号処
理装置の改良に関する。
【０００２】
【従来の技術】周知のように、近年では、半導体技術の
発展に伴って、現行方式のテレビジョン画像の信号処理
をデジタル化するための開発が盛んに行なわれている。
テレビジョン信号処理をデジタル化することにより、変
復調やフィルタリング等の処理を安定して行なうことが
できるとともに、ラインメモリやフレームメモリを用い
て信号の正確な時間遅延を容易に行なうことができるた
め、フレームメモリを用いたＹ／Ｃ（輝度信号／色信
号）分離や走査線補間を行なって、画像の高画質化を実
現することもできるようになる。
発展に伴って、現行方式のテレビジョン画像の信号処理
をデジタル化するための開発が盛んに行なわれている。
テレビジョン信号処理をデジタル化することにより、変
復調やフィルタリング等の処理を安定して行なうことが
できるとともに、ラインメモリやフレームメモリを用い
て信号の正確な時間遅延を容易に行なうことができるた
め、フレームメモリを用いたＹ／Ｃ（輝度信号／色信
号）分離や走査線補間を行なって、画像の高画質化を実
現することもできるようになる。
【０００３】ところで、テレビジョン信号処理をデジタ
ル化する場合、特定の信号処理毎にハードウェアを開発
したのでは、要求される信号処理が多様化しかつ複雑で
大規模になるにしたがって、構成が複雑で大型化すると
ともに開発期間も長くなり経済的に不利になるという不
都合が発生する。
ル化する場合、特定の信号処理毎にハードウェアを開発
したのでは、要求される信号処理が多様化しかつ複雑で
大規模になるにしたがって、構成が複雑で大型化すると
ともに開発期間も長くなり経済的に不利になるという不
都合が発生する。
【０００４】そこで、現在では、プログラムによってソ
フトウェア的に制御されるプロセッサを用いて、テレビ
ジョン信号をデジタル処理することが考えられている
（文献１；「リアルタイム画像処理」日経マグロウヒル
社）。すなわち、ハードウェアは規格化されたプロセッ
サを用い、処理内容はソフトウェアによって規定するよ
うにしたもので、処理内容を変更する場合には、ソフト
ウェアつまり与えるプログラムを変更するだけでよく、
同一のハードウェアで内容の異なる多種類の信号処理に
対応することができる。
フトウェア的に制御されるプロセッサを用いて、テレビ
ジョン信号をデジタル処理することが考えられている
（文献１；「リアルタイム画像処理」日経マグロウヒル
社）。すなわち、ハードウェアは規格化されたプロセッ
サを用い、処理内容はソフトウェアによって規定するよ
うにしたもので、処理内容を変更する場合には、ソフト
ウェアつまり与えるプログラムを変更するだけでよく、
同一のハードウェアで内容の異なる多種類の信号処理に
対応することができる。
【０００５】例えばＮＴＳＣ信号の場合は、一般に４ｆ
sc（１４．３ＭＨｚ）で標本化されるので、各画素あた
りの処理は７０ｎｓ以内に行なう必要があり、上記文献
によれば、Ｙ／Ｃ分離回路と色信号処理回路との積和演
算回路は約６０回路あるので、６０×１４．３＝８５８
ＭＯＰＳ（１秒間に８５８×１０6 回の演算）という非
常に高速な計算が必要になる。このため、テレビジョン
信号の処理装置をプロセッサで構成する場合には、複数
のプロセッサを使用して処理速度の高速化を図ることが
必要なこととなっている。
sc（１４．３ＭＨｚ）で標本化されるので、各画素あた
りの処理は７０ｎｓ以内に行なう必要があり、上記文献
によれば、Ｙ／Ｃ分離回路と色信号処理回路との積和演
算回路は約６０回路あるので、６０×１４．３＝８５８
ＭＯＰＳ（１秒間に８５８×１０6 回の演算）という非
常に高速な計算が必要になる。このため、テレビジョン
信号の処理装置をプロセッサで構成する場合には、複数
のプロセッサを使用して処理速度の高速化を図ることが
必要なこととなっている。
【０００６】複数のプロセッサを用いた処理装置の一方
式として、画像の二次元構造を利用して、各水平位置に
１つのプロセッサを割り当てる方法がある（文献２；
“THEPRINCETON ENGINE：A REAL-TIME VIDEO SYSTEM SI
MULATOR”，IEEE Trans.CE, Vol.34, No.2, MAY 1988
、文献３；“SVP : SERIAL VIDEO PROCESSOR”，CIC
C′90 Session 17.3 ）。例えばＮＴＳＣ信号を４ｆsc
で標本化した場合、１走査線上の画素数は９１０個であ
るから、９１０個のプロセッサを１列に並べて１走査線
上の全ての画素に割り当てる。そして、これら９１０個
それぞれのプロセッサを、全て同一のプログラムによっ
て制御するＳＩＭＤ方式で信号処理を行なうものであ
る。
式として、画像の二次元構造を利用して、各水平位置に
１つのプロセッサを割り当てる方法がある（文献２；
“THEPRINCETON ENGINE：A REAL-TIME VIDEO SYSTEM SI
MULATOR”，IEEE Trans.CE, Vol.34, No.2, MAY 1988
、文献３；“SVP : SERIAL VIDEO PROCESSOR”，CIC
C′90 Session 17.3 ）。例えばＮＴＳＣ信号を４ｆsc
で標本化した場合、１走査線上の画素数は９１０個であ
るから、９１０個のプロセッサを１列に並べて１走査線
上の全ての画素に割り当てる。そして、これら９１０個
それぞれのプロセッサを、全て同一のプログラムによっ
て制御するＳＩＭＤ方式で信号処理を行なうものであ
る。
【０００７】このシステムをＩＣ（集積回路）化したも
のにＳＶＰ（SERIAL VIDEO PROCESSOR）がある。ＳＶＰ
は１０２４個のプロセッサを１チップ上に形成したもの
で、図３にそのシステム構成の概略を示している。すな
わち、ＳＶＰチップ１１に設けられた入力端子１２に
は、デジタル化された映像信号がシリアルに供給されて
いる。この入力端子１２に供給された映像信号は、１０
２４段の入力シフトレジスタ１３に供給され１水平走査
期間分の画素がシリアル／パラレル変換されて、一斉に
各水平位置を担当する１０２４個のプロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024に供給され
る。
のにＳＶＰ（SERIAL VIDEO PROCESSOR）がある。ＳＶＰ
は１０２４個のプロセッサを１チップ上に形成したもの
で、図３にそのシステム構成の概略を示している。すな
わち、ＳＶＰチップ１１に設けられた入力端子１２に
は、デジタル化された映像信号がシリアルに供給されて
いる。この入力端子１２に供給された映像信号は、１０
２４段の入力シフトレジスタ１３に供給され１水平走査
期間分の画素がシリアル／パラレル変換されて、一斉に
各水平位置を担当する１０２４個のプロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024に供給され
る。
【０００８】各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024は、ＳＶＰチップ１１に接続端
子１５を介して外付けされたプログラムメモリ１６から
与えられる同一のプログラムにより全て制御されるた
め、同時刻に同じ動作を行なっている。つまり、全ての
プロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，
１４1024によって、１走査線分の画素に対する演算を並
列処理することで処理速度の高速化を図っている。
…，１４1023，１４1024は、ＳＶＰチップ１１に接続端
子１５を介して外付けされたプログラムメモリ１６から
与えられる同一のプログラムにより全て制御されるた
め、同時刻に同じ動作を行なっている。つまり、全ての
プロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，
１４1024によって、１走査線分の画素に対する演算を並
列処理することで処理速度の高速化を図っている。
【０００９】このプログラムメモリ１６からは、プログ
ラムカウンタ１７から出力されるアドレスデータＡＤの
クロックレートにしたがって、格納されているプログラ
ムデータＰＤが読み出され、接続端子１５を介して各プ
ロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，１
４1024に与えられる。そして、各プロセッサ１４1 ，１
４2 ，１４3 ，……，１４1023，１４1024の演算出力
は、それぞれ１０２４段の出力シフトレジスタ１８に供
給されパラレル／シリアル変換されて、出力端子１９か
ら取り出される。
ラムカウンタ１７から出力されるアドレスデータＡＤの
クロックレートにしたがって、格納されているプログラ
ムデータＰＤが読み出され、接続端子１５を介して各プ
ロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，１
４1024に与えられる。そして、各プロセッサ１４1 ，１
４2 ，１４3 ，……，１４1023，１４1024の演算出力
は、それぞれ１０２４段の出力シフトレジスタ１８に供
給されパラレル／シリアル変換されて、出力端子１９か
ら取り出される。
【００１０】なお、図３では、従来のＳＶＰチップ１１
の主たる構成のみを概略的に表わしたが、実際には、各
プロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，
１４1024は、それぞれ演算データ保持用のローカルメモ
リを有するとともに、相互間でデータ送受を行なうため
の通信バスが備えられている。
の主たる構成のみを概略的に表わしたが、実際には、各
プロセッサ１４1 ，１４2 ，１４3 ，……，１４1023，
１４1024は、それぞれ演算データ保持用のローカルメモ
リを有するとともに、相互間でデータ送受を行なうため
の通信バスが備えられている。
【００１１】ここで、図４（ａ）は、プログラムカウン
タ１７から出力されるアドレスデータＡＤの波形を示し
ている。このアドレスデータＡＤは、ＳＶＰチップ１１
のマシンサイクル（１１８ｎｓ）に対応した周期ＲＴで
順次更新される。図４（ｂ）は、プログラムメモリ１６
から読み出されるプログラムデータＰＤの波形を示して
いる。このプログラムデータＰＤは、アドレスデータＡ
Ｄが発生されてから所定のアクセスタイムＡＴ（７０ｎ
ｓ）経過後に、プログラムメモリ１６から読み出され
る。
タ１７から出力されるアドレスデータＡＤの波形を示し
ている。このアドレスデータＡＤは、ＳＶＰチップ１１
のマシンサイクル（１１８ｎｓ）に対応した周期ＲＴで
順次更新される。図４（ｂ）は、プログラムメモリ１６
から読み出されるプログラムデータＰＤの波形を示して
いる。このプログラムデータＰＤは、アドレスデータＡ
Ｄが発生されてから所定のアクセスタイムＡＴ（７０ｎ
ｓ）経過後に、プログラムメモリ１６から読み出され
る。
【００１２】図４（ｃ）は、ＳＶＰチップ１１の接続端
子１５に供給されるプログラムデータＰＤの波形を示し
ている。このプログラムデータＰＤには、プログラムメ
モリ１７から出力されて接続端子１５まで伝送される過
程で、遅延や信号なまりによる不定期間ＤＴが生じる。
このプログラムデータＰＤの遅延や信号なまりは、プロ
グラムメモリ１６から出力されるプログラムデータＰＤ
を、各プロセッサ１４1 ，１４2 ，１４3 ，……，１４
1023，１４1024に分配するために使用する図示しないＩ
Ｃの入出力バッファや印刷配線板上での、インダクタン
ス成分及び寄生容量が原因で発生するもので、不定期間
ＤＴは、経験的に５〜１０ｎｓであることが知られてい
る。
子１５に供給されるプログラムデータＰＤの波形を示し
ている。このプログラムデータＰＤには、プログラムメ
モリ１７から出力されて接続端子１５まで伝送される過
程で、遅延や信号なまりによる不定期間ＤＴが生じる。
このプログラムデータＰＤの遅延や信号なまりは、プロ
グラムメモリ１６から出力されるプログラムデータＰＤ
を、各プロセッサ１４1 ，１４2 ，１４3 ，……，１４
1023，１４1024に分配するために使用する図示しないＩ
Ｃの入出力バッファや印刷配線板上での、インダクタン
ス成分及び寄生容量が原因で発生するもので、不定期間
ＤＴは、経験的に５〜１０ｎｓであることが知られてい
る。
【００１３】なお、プログラムデータＰＤの接続端子１
５から各プロセッサ１４1 ，１４2，１４3 ，……，１
４1023，１４1024までの伝送は、ＳＶＰチップ１１内で
行なわれるため、遅延は１ｎｓ以下に抑えられるので、
各プロセッサ１４1 ，１４2，１４3 ，……，１
４1023，１４1024に供給されるプログラムデータＰＤ
は、接続端子１５に供給されるプログラムデータＰＤと
同一と考えることができる。
５から各プロセッサ１４1 ，１４2，１４3 ，……，１
４1023，１４1024までの伝送は、ＳＶＰチップ１１内で
行なわれるため、遅延は１ｎｓ以下に抑えられるので、
各プロセッサ１４1 ，１４2，１４3 ，……，１
４1023，１４1024に供給されるプログラムデータＰＤ
は、接続端子１５に供給されるプログラムデータＰＤと
同一と考えることができる。
【００１４】このため、プログラムメモリ１６のアクセ
スタイムＡＴと不定期間ＤＴとの合計は約７５〜８０ｎ
ｓであり、各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024のマシンサイクル（１１８ｎ
ｓ）より短いので、プログラムメモリ１６からのプログ
ラムデータＰＤの読み出し動作は、ＳＶＰチップ１１の
マシンサイクルで可能となる。
スタイムＡＴと不定期間ＤＴとの合計は約７５〜８０ｎ
ｓであり、各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024のマシンサイクル（１１８ｎ
ｓ）より短いので、プログラムメモリ１６からのプログ
ラムデータＰＤの読み出し動作は、ＳＶＰチップ１１の
マシンサイクルで可能となる。
【００１５】一方、微細加工技術の進歩により、ＳＶＰ
チップ１１で使用しているプロセッサ１４1 ，１４2 ，
１４3 ，……，１４1023，１４1024のマシンサイクル
や、プログラムメモリ１６のアクセスタイムＡＴの性能
は、年々向上している。
チップ１１で使用しているプロセッサ１４1 ，１４2 ，
１４3 ，……，１４1023，１４1024のマシンサイクル
や、プログラムメモリ１６のアクセスタイムＡＴの性能
は、年々向上している。
【００１６】図５は、プロセッサ１４1 ，１４2 ，１４
3 ，……，１４1023，１４1024のマシンサイクル及びプ
ログラムメモリ１６のアクセスタイムＡＴが、図４で説
明したときの１／１０に短縮された場合を示している。
すなわち、図５（ａ）は、アドレスデータＡＤの波形を
示している。図５（ｂ）は、プログラムメモリ１６から
読み出されるプログラムデータＰＤの波形を示してい
る。このプログラムメモリ１６のアクセスタイムＡＴ
は、７ｎｓとなる。図５（ｃ）は、ＳＶＰチップ１１の
接続端子１５に供給されるプログラムデータＰＤの波形
を示している。不定期間ＤＴは、プログラムメモリ１６
がＳＶＰチップ１１に外付けされているため外部環境は
変わらず信号の遅れを短縮することができないので、図
４と同様に５〜１０ｎｓである。
3 ，……，１４1023，１４1024のマシンサイクル及びプ
ログラムメモリ１６のアクセスタイムＡＴが、図４で説
明したときの１／１０に短縮された場合を示している。
すなわち、図５（ａ）は、アドレスデータＡＤの波形を
示している。図５（ｂ）は、プログラムメモリ１６から
読み出されるプログラムデータＰＤの波形を示してい
る。このプログラムメモリ１６のアクセスタイムＡＴ
は、７ｎｓとなる。図５（ｃ）は、ＳＶＰチップ１１の
接続端子１５に供給されるプログラムデータＰＤの波形
を示している。不定期間ＤＴは、プログラムメモリ１６
がＳＶＰチップ１１に外付けされているため外部環境は
変わらず信号の遅れを短縮することができないので、図
４と同様に５〜１０ｎｓである。
【００１７】プログラムメモリ１６のアクセスタイムＡ
Ｔと不定期間ＤＴとの合計は、約１２〜１７ｎｓとな
る。一方、プロセッサ１４1 ，１４2 ，１４3 ，……，
１４1023，１４1024のマシンサイクルは、先に述べた１
１８ｎｓの１／１０だとすると１１．８ｎｓとなる。こ
の値は、アドレスデータＡＤが発生されてから接続端子
１５に安定なプログラムデータＰＤが入力されるまでの
上記時間１２〜１７ｎｓ以下であるため、プログラムメ
モリ１６からのプログラムデータＰＤの読み出しをプロ
セッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024のマシンサイクルで行なうことが不可能になる。す
なわち、微細加工技術の発展により、プロセッサ１
４1 ，１４2 ，１４3 ，……，１４1023，１４1024のマ
シンサイクルやプログラムメモリ１６のアクセスタイム
ＡＴが短縮されても、それに比例した映像信号処理速度
の向上は望めないという問題が生じる。
Ｔと不定期間ＤＴとの合計は、約１２〜１７ｎｓとな
る。一方、プロセッサ１４1 ，１４2 ，１４3 ，……，
１４1023，１４1024のマシンサイクルは、先に述べた１
１８ｎｓの１／１０だとすると１１．８ｎｓとなる。こ
の値は、アドレスデータＡＤが発生されてから接続端子
１５に安定なプログラムデータＰＤが入力されるまでの
上記時間１２〜１７ｎｓ以下であるため、プログラムメ
モリ１６からのプログラムデータＰＤの読み出しをプロ
セッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024のマシンサイクルで行なうことが不可能になる。す
なわち、微細加工技術の発展により、プロセッサ１
４1 ，１４2 ，１４3 ，……，１４1023，１４1024のマ
シンサイクルやプログラムメモリ１６のアクセスタイム
ＡＴが短縮されても、それに比例した映像信号処理速度
の向上は望めないという問題が生じる。
【００１８】
【発明が解決しようとする課題】以上のように、複数の
プロセッサを同一チップ上に形成した従来のデジタル信
号処理装置では、外付けプログラムメモリからプロセッ
サに伝送されるプログラムデータの遅延量を短縮できな
いので、プロセッサのマシンサイクルやプログラムメモ
リのアクセスタイムが短縮されても、それに対応した信
号処理速度の向上を望むことができないという問題を有
している。
プロセッサを同一チップ上に形成した従来のデジタル信
号処理装置では、外付けプログラムメモリからプロセッ
サに伝送されるプログラムデータの遅延量を短縮できな
いので、プロセッサのマシンサイクルやプログラムメモ
リのアクセスタイムが短縮されても、それに対応した信
号処理速度の向上を望むことができないという問題を有
している。
【００１９】そこで、この発明は上記事情を考慮してな
されたもので、プロセッサのマシンサイクルやプログラ
ムメモリのアクセスタイムの短縮化に比例した信号処理
速度の向上を実現し得る極めて良好なデジタル信号処理
装置を提供することを目的とする。
されたもので、プロセッサのマシンサイクルやプログラ
ムメモリのアクセスタイムの短縮化に比例した信号処理
速度の向上を実現し得る極めて良好なデジタル信号処理
装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明に係るデジタル
信号処理装置は、与えるプログラムを変更することで内
容の異なる多種類のデジタル信号処理を実行可能な複数
のプロセッサを同一チップ上に形成し、これら複数のプ
ロセッサ全てに同一プログラムを与えて同じデジタル信
号処理を同時に実行させるものを対象としている。そし
て、複数のプロセッサに与えるべきプログラムの格納さ
れるメモリを、複数のプロセッサと同じチップ上に形成
するように構成したものである。
信号処理装置は、与えるプログラムを変更することで内
容の異なる多種類のデジタル信号処理を実行可能な複数
のプロセッサを同一チップ上に形成し、これら複数のプ
ロセッサ全てに同一プログラムを与えて同じデジタル信
号処理を同時に実行させるものを対象としている。そし
て、複数のプロセッサに与えるべきプログラムの格納さ
れるメモリを、複数のプロセッサと同じチップ上に形成
するように構成したものである。
【００２１】
【作用】上記のような構成によれば、複数のプロセッサ
とこの複数のプロセッサに与えるプログラムの格納され
たメモリとを、同一チップ上に形成するようにしたの
で、メモリから読み出したプログラムが複数のプロセッ
サに供給されるまでの時間を非常に短縮することがで
き、プロセッサのマシンサイクルやメモリのアクセスタ
イムの短縮化に比例して、映像信号の処理速度を向上さ
せることができるようになる。
とこの複数のプロセッサに与えるプログラムの格納され
たメモリとを、同一チップ上に形成するようにしたの
で、メモリから読み出したプログラムが複数のプロセッ
サに供給されるまでの時間を非常に短縮することがで
き、プロセッサのマシンサイクルやメモリのアクセスタ
イムの短縮化に比例して、映像信号の処理速度を向上さ
せることができるようになる。
【００２２】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、図３と同一部分
には同一符号を付して説明すると、入力シフトレジスタ
１３，出力シフトレジスタ１８及びプロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024が形成され
た同じＳＶＰチップ１１上に、プログラムメモリ１６及
びプログラムカウンタ１７を形成し、プログラムメモリ
１６から読み出されたプログラムデータＰＤの各プロセ
ッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024への伝送を、ＳＶＰチップ１１内で行なえるように
したことが、従来と異なる点である。
照して詳細に説明する。図１において、図３と同一部分
には同一符号を付して説明すると、入力シフトレジスタ
１３，出力シフトレジスタ１８及びプロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024が形成され
た同じＳＶＰチップ１１上に、プログラムメモリ１６及
びプログラムカウンタ１７を形成し、プログラムメモリ
１６から読み出されたプログラムデータＰＤの各プロセ
ッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024への伝送を、ＳＶＰチップ１１内で行なえるように
したことが、従来と異なる点である。
【００２３】ここで、図２（ａ）は、プログラムカウン
タ１７から出力されるアドレスデータＡＤの波形を示し
ている。このアドレスデータＡＤは、ＳＶＰチップ１１
の各プロセッサ１４1 ，１４2 ，１４3 ，……，１４
1023，１４1024のマシンサイクル（１１．８ｎｓ）に対
応した周期ＲＴで順次更新される。図２（ｂ）は、プロ
グラムメモリ１６から読み出されるプログラムデータＰ
Ｄの波形を示している。このプログラムデータＰＤは、
アドレスデータＡＤが発生されてから所定のアクセスタ
イムＡＴ（７ｎｓ）経過後にプログラムメモリ１６から
読み出される。
タ１７から出力されるアドレスデータＡＤの波形を示し
ている。このアドレスデータＡＤは、ＳＶＰチップ１１
の各プロセッサ１４1 ，１４2 ，１４3 ，……，１４
1023，１４1024のマシンサイクル（１１．８ｎｓ）に対
応した周期ＲＴで順次更新される。図２（ｂ）は、プロ
グラムメモリ１６から読み出されるプログラムデータＰ
Ｄの波形を示している。このプログラムデータＰＤは、
アドレスデータＡＤが発生されてから所定のアクセスタ
イムＡＴ（７ｎｓ）経過後にプログラムメモリ１６から
読み出される。
【００２４】図２（ｃ）〜（ｇ）は、それぞれ各プロセ
ッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024に供給されるプログラムデータＰＤの波形を示して
いる。これらのプログラムデータＰＤは、プログラムメ
モリ１６から各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024への伝送経路の違いによって、
図２（ｂ）に示したプログラムメモリ１６からのプログ
ラムデータＰＤの読み出しタイミングに比して、順次若
干遅延されて各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024に供給されることになるが、こ
の伝送はＳＶＰチップ１１内で行なわれるため、遅延量
は最大でも１ｎｓ程度の無視できる値となり、微細加工
技術の進んだ将来にはもっと短くすることができる。
ッサ１４1 ，１４2 ，１４3 ，……，１４1023，１４
1024に供給されるプログラムデータＰＤの波形を示して
いる。これらのプログラムデータＰＤは、プログラムメ
モリ１６から各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024への伝送経路の違いによって、
図２（ｂ）に示したプログラムメモリ１６からのプログ
ラムデータＰＤの読み出しタイミングに比して、順次若
干遅延されて各プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024に供給されることになるが、こ
の伝送はＳＶＰチップ１１内で行なわれるため、遅延量
は最大でも１ｎｓ程度の無視できる値となり、微細加工
技術の進んだ将来にはもっと短くすることができる。
【００２５】したがって、上記実施例のような構成によ
れば、アドレスデータＡＤが発生されてから、プログラ
ムデータＰＤが各プロセッサ１４1 ，１４2 ，１４3 ，
……，１４1023，１４1024に供給されるまで、最大で８
ｎｓとなり、ＳＶＰチップ１１の各プロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024のマシンサ
イクルである１１．８ｎｓよりも短くなるため、プログ
ラムメモリ１６からのプログラムデータＰＤの読み出し
動作が、ＳＶＰチップ１１のマシンサイクルで可能とな
る。このため、プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024のマシンサイクルやプログラム
メモリ１６のアクセスタイムＡＴの短縮化に比例して、
映像信号の処理速度を向上させることができるようにな
る。
れば、アドレスデータＡＤが発生されてから、プログラ
ムデータＰＤが各プロセッサ１４1 ，１４2 ，１４3 ，
……，１４1023，１４1024に供給されるまで、最大で８
ｎｓとなり、ＳＶＰチップ１１の各プロセッサ１４1 ，
１４2 ，１４3 ，……，１４1023，１４1024のマシンサ
イクルである１１．８ｎｓよりも短くなるため、プログ
ラムメモリ１６からのプログラムデータＰＤの読み出し
動作が、ＳＶＰチップ１１のマシンサイクルで可能とな
る。このため、プロセッサ１４1 ，１４2 ，１４3 ，…
…，１４1023，１４1024のマシンサイクルやプログラム
メモリ１６のアクセスタイムＡＴの短縮化に比例して、
映像信号の処理速度を向上させることができるようにな
る。
【００２６】また、プログラムメモリ１６と各プロセッ
サ１４1 ，１４2 ，１４3 ，……，１４1023，１４1024
とを、両者の距離がどれも略等しくなるように配置すれ
ば、全てのプロセッサ１４1 ，１４2 ，１４3 ，……，
１４1023，１４1024に略同時にプログラムデータＰＤが
供給されるようになり効果的である。なお、この発明は
上記実施例に限定されるものではなく、この外その要旨
を逸脱しない範囲で種々変形して実施することができ
る。
サ１４1 ，１４2 ，１４3 ，……，１４1023，１４1024
とを、両者の距離がどれも略等しくなるように配置すれ
ば、全てのプロセッサ１４1 ，１４2 ，１４3 ，……，
１４1023，１４1024に略同時にプログラムデータＰＤが
供給されるようになり効果的である。なお、この発明は
上記実施例に限定されるものではなく、この外その要旨
を逸脱しない範囲で種々変形して実施することができ
る。
【００２７】
【発明の効果】以上詳述したようにこの発明によれば、
プロセッサのマシンサイクルやプログラムメモリのアク
セスタイムの短縮化に比例した信号処理速度の向上を実
現し得る極めて良好なデジタル信号処理装置を提供する
ことができる。
プロセッサのマシンサイクルやプログラムメモリのアク
セスタイムの短縮化に比例した信号処理速度の向上を実
現し得る極めて良好なデジタル信号処理装置を提供する
ことができる。
【図１】この発明に係るデジタル信号処理装置の一実施
例を示すブロック構成図。
例を示すブロック構成図。
【図２】同実施例の動作を説明するための波形図。
【図３】従来のデジタル信号処理装置を示すブロック構
成図。
成図。
【図４】同従来装置の動作を説明するための波形図。
【図５】同従来装置の問題点を説明するための波形図。
１１…ＳＶＰチップ、１２…入力端子、１３…入力シフ
トレジスタ、１４…プロセッサ、１５…接続端子、１６
…プログラムメモリ、１７…プログラムカウンタ、１８
…出力シフトレジスタ、１９…出力端子。
トレジスタ、１４…プロセッサ、１５…接続端子、１６
…プログラムメモリ、１７…プログラムカウンタ、１８
…出力シフトレジスタ、１９…出力端子。
Claims (1)
- 【請求項１】 与えるプログラムを変更することで内容
の異なる多種類のデジタル信号処理を実行可能な複数の
プロセッサを同一チップ上に形成し、これら複数のプロ
セッサ全てに同一プログラムを与えて同じデジタル信号
処理を同時に実行させるデジタル信号処理装置におい
て、前記複数のプロセッサに与えるべきプログラムの格
納されるメモリを、前記複数のプロセッサと同じチップ
上に形成するように構成してなることを特徴とするデジ
タル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498492A JPH0636059A (ja) | 1992-07-13 | 1992-07-13 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18498492A JPH0636059A (ja) | 1992-07-13 | 1992-07-13 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636059A true JPH0636059A (ja) | 1994-02-10 |
Family
ID=16162767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18498492A Pending JPH0636059A (ja) | 1992-07-13 | 1992-07-13 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636059A (ja) |
-
1992
- 1992-07-13 JP JP18498492A patent/JPH0636059A/ja active Pending
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