JP3586131B2 - 高速画像処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ITVカメラ等の撮像装置より出力される撮像信号から生成した画像データを、高速で処理することが可能な高速画像処理装置に関する。
【0002】
【従来の技術】
従来のITVカメラ(工業用TVカメラ)の撮像出力から生成された画像データを処理するための画像処理装置の1例を図5に示す。
【0003】
この図において、20はITVカメラであり、25−1,25−2,25−3,…,25−nは双方向3ステートバッファ26,27、画像メモリ28を含む画像メモリユニットであり、双方向3ステートバッファ26,27、画像メモリ28間はバス幅8ビットのデータバス36で接続されている。また、同期信号発生/アドレスカウンタ回路22から生成された同期信号30はITVカメラ20に供給され、画像取り込みのタイミングが制御される。
【0004】
画像取込時は、ITVカメラ20からの画像信号29をA/Dコンバータ21でディジタル信号に変換した後、データバス34、双方向3ステートバッファ26を介して画像メモリ28に書き込む動作が行われる。データバス34の各画像メモリユニットへの分岐部分のバス幅は8ビットとなっている。この際、画像メモリ28の画像メモリアドレス33は、アドレス切替器23によって同期信号発生/アドレスカウンタ回路22の出力であるアドレスカウンタ出力31が接続、選択される。
【0005】
一方、画像処理時には、プロセッサ24において処理する画素に対応するアドレスを生成し、このアドレスをアドレスバス32に載せアドレス切替器23を介して画像メモリアドレス33に接続する。画像メモリ28からの出力は、双方向3ステートバッファ27を介しデータバス35からプロセッサ24に読み込まれる。データバス35のプロセッサ24側のバス幅は8×n(n:画像メモリユニットの個数)となる。ここで、プロセッサ24からの画像データのアクセスを高速にしようとすると、システム全体のクロック周波数を上げるか、特開平3−75881号公報の公知例のようにデータバス幅を拡張する方法が考えられる。
【0006】
しかしながら、クロック周波数を上げても画像メモリのアクセスタイムや実装技術上の問題である程度の限界がある。また、データバス幅を拡張し数画素分を1回でアクセスする方式にしても、画像取込手段において画素単位で連続してデータが転送されてくるため前記公知例とは異なる。なお、これを解決する方策として、特開昭61−125275号公報にあるように複数個の処理ユニットと処理ユニット間の処理速度を緩衝するための複数個のFIFO(First In First Out)メモリを備えたものが挙げられる。
【0007】
これを今回の構成に取込むと、画像ユニット25を複数個用意し、プロセッサ24のバス幅にあわせてデータバス35を拡張して、複数個の画像ユニット25分の画素数を1回で読み込むことにより画像処理時間を短縮化する方式が考えられるが、構成部品点数が増大し、複数台のITVカメラに対応しようとするとさらに画像処理装置自体が非常に高価なものとなる欠点がある。
【0008】
【発明が解決しようとする課題】
上記のように、従来装置の構成では、プロセッサ24からの画像データの高速アクセスを実現しようとすると、構成部品点数が増大するため高価になり小型化も難しいという面を持っていた。
【0009】
本発明は、かかる従来技術の欠点を除去しようとするもので、複数台の撮像装置から画像データを同時にまたは個別に取込が可能であり、プロセッサからの画像データアクセス動作を、撮像装置からの画像データの取込動作と並列的に実行可能としながらも、極力構成部品点数の増大を抑えて低コストとし、更に、高速かつフレキシビリティのある処理動作を可能とした高速画像処理装置を提供することを目的とするものである。
【0010】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【0011】
【課題を解決するための手段】
本願請求項1の高速画像処理装置は、プロセッサと、複数台の撮像装置を接続するインターフェースと、
該インターフェースに接続される個々の撮像装置に対応して設けられ、対応する撮像装置からの画像データを取り込んで一時蓄積しておくための複数個の前段記憶手段と、
該複数個の前段記憶手段の後段に設けられ、前記プロセッサのバス幅に対応した出力ビット数で読出データを並列出力可能な後段記憶手段とを備え、
前記複数個の前段記憶手段に蓄積された画像データを、個々の前段記憶手段毎に所定データ量づつ順次に蓄積時よりも高速で読み出して前記後段記憶手段へ転送して書き込み、前記プロセッサは前記後段記憶手段をアクセスして当該プロセッサのバス幅に対応した出力ビット数で読出データを一括して取り込むことを特徴としている。
【0014】
本願請求項2の高速画像処理装置は、請求項1において、前記複数個の前段記憶手段を、それぞれ非同期のFIFOメモリで構成している。
【0015】
本願請求項3の高速画像処理装置は、請求項1又は2において、前記後段記憶手段が、複数個の非同期のFIFOメモリを備え、各FIFOメモリの出力ビット数の総和が前記プロセッサのバス幅に対応している構成である。
【0016】
本願請求項4の高速画像処理装置では、請求項3において、前記後段記憶手段の備える各FIFOメモリへの書込データは、前記プロセッサによる各FIFOメモリの一括アクセス動作において、1回のアクセスで得られる複数個の画素データが、ただ1つの撮像装置からの画素データのみで構成されるように設定されている。
【0017】
本願請求項5の高速画像処理装置は、請求項1,2,3又は4において、前記インターフェースに接続された複数台の撮像装置のうち所望の撮像装置からの画像データのみを選択して取り込むことを可能にするための選択手段を備えている。
【0018】
【発明の実施の形態】
本発明は、画像データを、プロセッサの拡張されたバス幅に対応した出力ビット数で読出データを並列出力可能な記憶手段に一旦取り込んでから、この取り込まれたデータを取込み動作と並行して前記プロセッサにより連続した複数画素単位でアクセスできるようにしたものであり、以下に、本発明に係る高速画像処理装置の実施の形態を図面に従って説明する。
【0019】
図1は、本発明による高速画像処理装置の一実施の形態を示すブロック構成図であり、かかる実施の形態の動作を表す図2及び図3のタイムチャートを参照しながら本実施の形態を説明する。
【0020】
本実施の形態は、撮像装置としてNTSC方式の4台のITVカメラ1a〜1dを用いており、これらのITVカメラ1a〜1dから入力された画像信号9a〜9dは、それぞれ撮像装置接続用のインターフェースを構成するA/Dコンバータ2a〜2dによってサンプリング周波数10MHz、量子化ビット数8ビットでディジタル画像データに変換された後、前段記憶手段としてのラインメモリ(FIFOメモリ)3a〜3dに送られる。一方、プロセッサ(CPU)8から同期信号発生回路/アドレスカウンタ回路4に図2に示される画像取込開始信号16が送られ、取込みが可能な状態になると同期信号発生回路/アドレスカウンタ回路4は、メモリR/W制御回路5に対して図2に示される512サンプル分のパルス幅を持つ有効画素領域信号18を送る。
【0021】
ここで、メモリR/W制御回路5は、図2の如くラインメモリ3a〜3dへの画像データの書込みを実行させるための画像取込信号10、これらのラインメモリからの画像データの読出しを実行させるためのラインメモリ読出信号17、及びこれらのラインメモリから読み出した画像データを後段記憶手段としてのフィールドバッファ記憶装置6へ書き込む動作を実行させるためのフィールドバッファ書込信号を生成する機能を持つと共に、4台のITVカメラのそれぞれに対応した取込許可レジスタを備え、これらの取込許可レジスタのうち、画像処理が実行されるべきITVカメラに対応した取込許可レジスタにのみ取込み許可を指示するコードがプロセッサ8によって予め格納されされている。なお、この実施の形態の動作においては、後述するようにITVカメラ1c以外のカメラについてのみ画像処理を実行するように取込許可レジスタに許可コードが格納されている。
【0022】
そして、メモリR/W制御回路5は、同期信号発生回路/アドレスカウンタ回路4から前述の有効画素領域信号18が入力されると、ラインメモリ(FIFO)3a〜3dのうち取込許可コードが格納されている取込許可レジスタに対応したラインメモリへのみ、有効画素領域期間に亘り図2に示される画像取込信号10を送り、書き込みを実行する。
【0023】
1ライン目の書込みが終了して2ライン目の期間に入ると、ラインメモリへの書込み動作だけでなく、最初のライン期間にラインメモリに書き込まれた画像データを読み出して、フィールドバッファ記憶装置6へ書き込む動作も実行される。
【0024】
ここで、各ラインメモリからの画像データの読出は、図2のラインメモリ読出信号17に示されるように、まず、ラインメモリ3aから1ライン分の画像データ(画像1)を読出し、この読出し動作が終了したら次に、ラインメモリ3bから1ライン分の画像データ(画像2)を読出し、最後に、ラインメモリ3dから1ライン分の画像データ(画像4)の読出を実行する。
【0025】
なお、本実施の形態では、NTSC方式のITVカメラを想定し、NTSC方式の1ラインは63.5μsに規定されているから、有効画素領域を10MHzで512サンプリングした場合にラインメモリ3a〜3dから画像データを読み出すためのラインメモリ読出信号17のクロック周波数を、図2における拡大図に示されているように33MHzに設定すれば、1ライン分の画像データの読出しに要する時間は15.36μsであり、最大4カメラ分の2048画素の全ラインデータを読み出す場合であっても61.5μs、即ち、NTSC方式の1ライン期間以内で読出を完了することが可能である。即ち、全カメラの1ライン分の画像データを、常に1ラインの遅れでフィールドバッファ記憶装置6へ全て転送することができる。
【0026】
また、図1に示されるように、プロセッサ8は、64ビットのデータ・バス幅を持ち、フィールドバッファ記憶装置6は、8個の出力ビット数8ビットのフィールドバッファメモリ(FIFOメモリ)#1〜#8から構成されている。そして、この記憶装置6へ転送された画像データは、次のように書込みが実行される。
【0027】
即ち、フィールドバッファメモリ#1〜#8へは、メモリR/W制御回路5から図1に示されるようにフィールドバッファ書込信号12が供給され、これらの信号は、前述のラインメモリ読出信号17と同一のクロック周期(同一のクロック使用)でフィールドバッファメモリ#1〜#8へ順次書込クロックを供給する図3に示されるようなフィールドバッファ書込信号S1〜S8から成っている。
【0028】
これらの書込信号S1〜S8によって、ラインメモリ(FIFOメモリ)3a,3b,及び3dから順次転送されたデータは、まず、ラインメモリ3aからの画像データについて、その1画素目がフィールドバッファメモリ#1に書込まれ、その2画素目はフィールドバッファメモリ#2へ、3画素目はフィールドバッファメモリ#3ヘと順次書込まれて行き、8画素目をフィールドバッファメモリ#8に書込んだ後、9画素目からは再びフィールドバッファメモリ#1へ戻り書込みが行われていく。ラインメモリ3aからの1ライン分512画素の転送データを書込んだら、次のラインメモリ3bからの転送データを同様に書き込み、ラインメモリ3dからの最終ラインの転送データを書込み終わるまでこの書込み動作を継続する。
【0029】
なお、この書込み動作の場合も、画像取込信号10によるラインメモリ3a〜3dへの書込みの場合と同様にして、プロセッサ8から予め設定されたカメラ毎の取込許可レジスタの内容に基づき、メモリR/W制御回路5を制御して指定されたラインメモリのデータのみを転送するようにしている。つまり、取込み指定の無いラインメモリ3cから画像データ(画像3)を読み出してフィールドバッファ記憶装置6へ書き込む動作は実行されない(図2におけるラインメモリ読出信号17は、この様子を示している)。これによって、プロセッサ8がフィールドバッファ記憶装置6に対して実行する不要なデータアクセスの回数が低減される。
【0030】
一方、プロセッサ8は、メモリR/W制御回路5からの処理ライン数信号13を監視し、取込み状況に応じて、フィールドバッファ記憶装置6のフィールドバッファメモリ#1〜#8からそれぞれの1画素分を同時に、即ち、64ビット/8画素分のデータを1回のアクセスで取り出し、内部で演算したり、データバス15を介してワークメモリ及びプログラムメモリ7へDMAにより高速転送する事を可能にしている。また、非同期アクセスできるFIFOメモリを採用したことにより、画像取込と同時に並行してデータ転送を実行することに伴うプロセッサの不要な待ち時間を除去し、より高速な画像処理を実現している。
【0031】
参考までに、ITVカメラ1a〜1dの4台全ての画像信号について画像処理を実行した場合のフィールドバッファ記憶装置6からの出力フォーマットを図4に示す。この図に示されるように、取込んだ8画素分のデータは、常に同一カメラからの連続したデータ構成であることにより取込んだデータを並べ替える必要がなく、1ライン毎にカメラ番号とライン数に対応したアドレスを切り替えてアドレスバス14に供給し、DMA転送すれば、従来の画像メモリの構成と同じ構成とする事が出来る。また、ワークメモリ及びプログラムメモリ7のどのエリアに転送するかは、ソフトウェアで柔軟に変更できるため必要な部分だけをメモリに貯えて置く事も出来る。
【0032】
そして、従来のように、一回のメモリアクセスでの画素数が少なかったり、1回のメモリアクセスで複数画素を同時に取込めてもその中に他のカメラ画像のデータが含まれていたりする場合には、アクセス頻度が高くなって処理速度の低下を招いていたが、本実施の形態では、複数画素を一括でプロセッサ8のキャッシュメモリに取込むことにより、プロセッサ8とワークメモリ及びプログラムメモリ7間の転送回数を低減し高速な画像処理の実現を可能にしている。
【0033】
この実施の形態によれば、次の通りの効果を得ることができる。
【0034】
(1) 前段記憶手段としてのラインメモリ(FIFOメモリ)3a〜3dは、各ITVカメラ1a〜1dからの画像データを連続して取込むと同時に一定データ量を間欠的に出力する。さらに、取込み周波数より出力する周波数を高くし、各前段のラインメモリの出力期間が重ならないように制御することにより、後段記憶手段としてのフィールドバッファメモリ(FIFOメモリ)#1〜#8に、すべてのITVカメラからの画像データを取込むことを可能にしている。
【0035】
(2) 前段のラインメモリから画素単位で送られてくるデータをプロセッサ8のバス幅(64ビット)に対応した複数個の後段のフィールドバッファメモリ#1〜#8(8ビット×8個=64ビット)に書き込んで行くことにより、プロセッサ側からの後段のフィールドバッファメモリ#1〜#8のアクセスはデータ幅と一致した複数画素単位で行えることにより高速アクセスを可能としている。
【0036】
(3) 前段及び後段の記憶手段として非同期アクセスできるFIFOメモリを採用したことにより、画像取込と同時に並行してデータ転送を行い、これらに伴うプロセッサ8の不要な待ち時間を除去し、より高速な画像処理を実現している。
【0037】
(4) 図4のような出力フォーマットとなるように、つまり、後段記憶手段としてのフィールドバッファ記憶装置6の備える各FIFOメモリへの書込データは、プロセッサ8による各FIFOメモリの一括アクセス動作において、1回のアクセスで得られる複数個の画素データが、ただ1つの撮像装置からの画素データのみで構成されるように設定されているから、取込んだデータを並べ替える必要がない。
【0039】
以上に説明した実施の形態では、撮像装置としてITVカメラを使用しているが、これ以外の撮像装置にも本発明の高速画像処理装置を適用できることは勿論であり、更に、NTSC方式以外の様々なテレビジョン方式の撮像装置に対しても、図2及び図3に示されるそれぞれのパルス信号のパルス幅及び周期を適宜変更することによって本発明の高速画像処理装置を適用することができる。
【0040】
また、本発明の高速画像処理装置は、ODDフィールド及びEVENフィールドの画像信号を同時に出力する撮像装置や、走査方式がインターレース走査やノンインターレース走査の撮像装置であっても、ソフトウェアの設定切り換えにより容易に接続可能である。
【0041】
以上本発明の実施の形態について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。
【0042】
【発明の効果】
以上詳述したように、本発明によれば、複数台の撮像装置から同時に、または個別にデータの取込みが可能である。そして、取込みと並行して画像処理を実行することを可能にすると共に、プロセッサのデータアクセス回数を低減した事により、高速な画像処理を実現している。さらに、データバス拡張に伴なう部品点数の増大を極力抑えたことにより、安価に高速な高速画像処理装置を構成できる。
【図面の簡単な説明】
【図1】本発明による高速画像処理装置の一実施の形態のブロック回路図である。
【図2】同実施の形態における画像取込開始信号、水平同期信号、画像信号、有効画素領域信号、画像取込信号、及びラインメモリ読出信号の波形を示すタイムチャートである。
【図3】同実施の形態におけるラインメモリ読出信号、フィールドバッファ書込信号、及びプロセッサの動作を示すタイムチャートである。
【図4】同実施の形態におけるフィールドバッファ記憶装置からの出力フォーマット例の説明図である。
【図5】従来の画像処理装置のブロック回路図である。
【符号の説明】
1a〜1d,20 ITVカメラ
2a〜2d,21 A/Dコンバータ
3a〜3d ラインメモリ(FIFOメモリ)
4,22 同期信号発生/アドレスカウンタ回路
5 メモリR/W制御回路
6 フィールドバッファ記憶装置
7 ワークメモリ及びプログラムメモリ
8,24 プロセッサ
14,32,33 アドレスバス
15,34,35 データバス
23 アドレス切替器
25a〜25n 画像メモリユニット
26,27 双方向3ステートバッファ
28 画像メモリ
Claims (5)
- プロセッサと、
複数台の撮像装置を接続するインターフェースと、
該インターフェースに接続される個々の撮像装置に対応して設けられ、対応する撮像装置からの画像データを取り込んで一時蓄積しておくための複数個の前段記憶手段と、
該複数個の前段記憶手段の後段に設けられ、前記プロセッサのバス幅に対応した出力ビット数で読出データを並列出力可能な後段記憶手段とを備え、
前記複数個の前段記憶手段に蓄積された画像データを、個々の前段記憶手段毎に所定データ量づつ順次に蓄積時よりも高速で読み出して前記後段記憶手段へ転送して書き込み、前記プロセッサは前記後段記憶手段をアクセスして当該プロセッサのバス幅に対応した出力ビット数で読出データを一括して取り込むことを特徴とする高速画像処理装置。 - 前記複数個の前段記憶手段は、それぞれ非同期のFIFOメモリである請求項1記載の高速画像処理装置。
- 前記後段記憶手段は、複数個の非同期のFIFOメモリを備え、各FIFOメモリの出力ビット数の総和が前記プロセッサのバス幅に対応している請求項1又は2記載の高速画像処理装置。
- 前記後段記憶手段の備える各FIFOメモリへの書込データは、前記プロセッサによる各FIFOメモリの一括アクセス動作において、1回のアクセスで得られる複数個の画素データが、ただ1つの撮像装置からの画素データのみで構成されるように設定されている請求項3記載の高速画像処理装置。
- 前記インターフェースに接続された複数台の撮像装置のうち所望の撮像装置からの画像データのみを選択して取り込むことを可能にするための選択手段を備えている請求項1,2,3又は4記載の高速画像処理装置。
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