JPS60160275A - ビデオ入力装置 - Google Patents
ビデオ入力装置Info
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- JPS60160275A JPS60160275A JP59015495A JP1549584A JPS60160275A JP S60160275 A JPS60160275 A JP S60160275A JP 59015495 A JP59015495 A JP 59015495A JP 1549584 A JP1549584 A JP 1549584A JP S60160275 A JPS60160275 A JP S60160275A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ビデオ信号をＡ／Ｄｇ換器によリデイジタ
ルデータに変換し、当該データを画像メモリパスへ転送
するビデオ入力装置に関する。
ルデータに変換し、当該データを画像メモリパスへ転送
するビデオ入力装置に関する。
一般に、この種のビデオ入力装置は、Ａ／Ｄ変換器から
のディジタルデータを画像処理装置内の画像メモリに格
納するために、当該データを画像メモリパスへ順次転送
する機能を有している。従来、Ａ／Ｄ変換器からのデー
タを画像メモリパスに転送する際の転送速度は、バッフ
ァの構成上、Ａ／Ｄ変換におけるサンプリング時間（通
常８０ｎｓ／１画素のデータ）に一致させる必要があっ
た。この転送速度は極めて高速である。したがって、こ
の転送を行なう回路の設計においてはゲート遅延時間な
どを厳密に計算しなければならなかった。即ち、従来の
ビデオ入力装置では、画像メモリパスとの間の接続条件
が厳しくなる欠点がめった。
のディジタルデータを画像処理装置内の画像メモリに格
納するために、当該データを画像メモリパスへ順次転送
する機能を有している。従来、Ａ／Ｄ変換器からのデー
タを画像メモリパスに転送する際の転送速度は、バッフ
ァの構成上、Ａ／Ｄ変換におけるサンプリング時間（通
常８０ｎｓ／１画素のデータ）に一致させる必要があっ
た。この転送速度は極めて高速である。したがって、こ
の転送を行なう回路の設計においてはゲート遅延時間な
どを厳密に計算しなければならなかった。即ち、従来の
ビデオ入力装置では、画像メモリパスとの間の接続条件
が厳しくなる欠点がめった。
この発明は上記争情に鑑みてなされたもので壬の目的は
、ビデオ信号のＡ／Ｄ変換データを画像メモリパスへ転
送する際の転送速度を、Ａ／Ｄｆｉ換におけるサンプリ
ング速度より遅くすることを可能とし、もって画像メモ
リパスとの接続条件の緩和が図れるビデオ入力装ｋを提
供することにある。
、ビデオ信号のＡ／Ｄ変換データを画像メモリパスへ転
送する際の転送速度を、Ａ／Ｄｆｉ換におけるサンプリ
ング速度より遅くすることを可能とし、もって画像メモ
リパスとの接続条件の緩和が図れるビデオ入力装ｋを提
供することにある。
この発明では、Ａ／Ｄ変換器から変換出力される、ビデ
オ信号のＡ ／ Ｄ変換データを１走査ライン分貯える
第１および第２バツフアメモリと、これら飢１および第
２バツフアメモリを制御する制御部とが設けられる。こ
の制御部は、上記第１および第２バツフアメモリの書き
込みモードを、１走食ライン分のＡ／Ｄ変換データを書
き込む毎に交互に切替える。また、制御部は、第１およ
び第２バツフアメモリの一方が書き込みモードの期間中
に、第１および第２ノ（ソファメモリの他方から１走食
ライン分のＡ／Ｄ変換データを順次読み出して画像メモ
リパスへ転送する。このように第１および第２バツフア
メモリの齋き込み／読み出しモードを相補的に設定し、
且つこれらのモードを１走査ライン処理毎に交互に切替
えることにより、１走査ライン分のＡ／Ｄ変換テーデー
転送に、ブランキング期間を含むｌ水平走査期間を充て
ることが可能となる。
オ信号のＡ ／ Ｄ変換データを１走査ライン分貯える
第１および第２バツフアメモリと、これら飢１および第
２バツフアメモリを制御する制御部とが設けられる。こ
の制御部は、上記第１および第２バツフアメモリの書き
込みモードを、１走食ライン分のＡ／Ｄ変換データを書
き込む毎に交互に切替える。また、制御部は、第１およ
び第２バツフアメモリの一方が書き込みモードの期間中
に、第１および第２ノ（ソファメモリの他方から１走食
ライン分のＡ／Ｄ変換データを順次読み出して画像メモ
リパスへ転送する。このように第１および第２バツフア
メモリの齋き込み／読み出しモードを相補的に設定し、
且つこれらのモードを１走査ライン処理毎に交互に切替
えることにより、１走査ライン分のＡ／Ｄ変換テーデー
転送に、ブランキング期間を含むｌ水平走査期間を充て
ることが可能となる。
図面はこの発明の一実施例に係るビデオ入力装置の構成
を示すもので、１１はビデオ信号ＶＩＤＥＯを直流可成
するクランプアンプである。このクランプアンプ゛１１
にはビデオアンプ。
を示すもので、１１はビデオ信号ＶＩＤＥＯを直流可成
するクランプアンプである。このクランプアンプ゛１１
にはビデオアンプ。
１２が接続され、このビデオアンプ１２にはＡ／Ｄ変換
器１３が接続されている。ビデオ信号ＶＩＤＥＯはクラ
ンプアンプ１１、およびビデオアンプ１２を順に経由し
てＡ ／ Ｄ変換器１３に供給される。上記ビデオ信号
ＶＩＤＥＯはまた同期分離回路１４にも供給される。同
期分離回路１４はビデオ信号Ｖ！ＤＥＯから水平同期信
号Ｈ−８ＹＮＣ，および垂直同期信号Ｖ −８￥ＮＣを
取り出す。同期分離回路１４に位制御部１５が接続され
ている。制御部ノ５は同期分離回路１４からの信号Ｈ−
８ＹＮＣ，Ｖ−８ＹＮＣに応じてＡ／Ｄ変換器１３を制
御する制御信号を含む各釉制御信号を生成出力する。
器１３が接続されている。ビデオ信号ＶＩＤＥＯはクラ
ンプアンプ１１、およびビデオアンプ１２を順に経由し
てＡ ／ Ｄ変換器１３に供給される。上記ビデオ信号
ＶＩＤＥＯはまた同期分離回路１４にも供給される。同
期分離回路１４はビデオ信号Ｖ！ＤＥＯから水平同期信
号Ｈ−８ＹＮＣ，および垂直同期信号Ｖ −８￥ＮＣを
取り出す。同期分離回路１４に位制御部１５が接続され
ている。制御部ノ５は同期分離回路１４からの信号Ｈ−
８ＹＮＣ，Ｖ−８ＹＮＣに応じてＡ／Ｄ変換器１３を制
御する制御信号を含む各釉制御信号を生成出力する。
Ａ ／ Ｄ変換器１３は制御部１５の制御により・、入
力ビデオ信号ＶＩＤＥＯをディジタルデータにＡ／Ｄ変
換する。このＡ ／ Ｄ変換におけるサンプリング周期
は８０ｎ８である。ここでサンプリング周期に８０ｎｓ
とする理由を説明する。
力ビデオ信号ＶＩＤＥＯをディジタルデータにＡ／Ｄ変
換する。このＡ ／ Ｄ変換におけるサンプリング周期
は８０ｎ８である。ここでサンプリング周期に８０ｎｓ
とする理由を説明する。
一般に１フレームの水平走査線数は５２５本であり、そ
のうちの約４８０本が映像用に用いられる。またアスペ
クトレシオは通常４／３であり、したがって垂直走査線
数（仏方向の画素数）は約６４０ （４８０Ｘ４／３
）である。１水平期間（ロ）は約６３μｓであり、その
うちの約１０μＢがブランキング期間（水平帰線期間）
に用いられる。このため１水平期間のうち、画ＩｊｌＩ
表示に使用される期間は約５３μＳとなる。この水平方
向のｔｈ曲表示期間（５３μＢ）を上記垂直走査線数、
即ち横方向の画素数（６４Ｑ ）で割つて得られる期間
（約８ｏｎ８）がサンプリング周期となる。
のうちの約４８０本が映像用に用いられる。またアスペ
クトレシオは通常４／３であり、したがって垂直走査線
数（仏方向の画素数）は約６４０ （４８０Ｘ４／３
）である。１水平期間（ロ）は約６３μｓであり、その
うちの約１０μＢがブランキング期間（水平帰線期間）
に用いられる。このため１水平期間のうち、画ＩｊｌＩ
表示に使用される期間は約５３μＳとなる。この水平方
向のｔｈ曲表示期間（５３μＢ）を上記垂直走査線数、
即ち横方向の画素数（６４Ｑ ）で割つて得られる期間
（約８ｏｎ８）がサンプリング周期となる。
Ａ／Ｄｉ換器１３にはトライステートレジスタ（以下、
ＴＳ−ＲＥＧと称す） １６． 、１６２が接続されて
いる。ＴＳ−ＲＥＧ １６．．１６！には１走査線（ｌ
走査ライン）分のデータ（Ａ／Ｄ変換器１３からのデー
タ）を貯えるバッファメモリ、例えばＲＡＭＪ ７．、
Ｊ ７．の入出力部が接続されている。ＴＳ−ＲＥＧ
１６．。
ＴＳ−ＲＥＧと称す） １６． 、１６２が接続されて
いる。ＴＳ−ＲＥＧ １６．．１６！には１走査線（ｌ
走査ライン）分のデータ（Ａ／Ｄ変換器１３からのデー
タ）を貯えるバッファメモリ、例えばＲＡＭＪ ７．、
Ｊ ７．の入出力部が接続されている。ＴＳ−ＲＥＧ
１６．。
１６２は、制御部１５の制御により水平同期信号に応じ
て、例えばｌ水平期間毎に交互にイネーブル状態（出力
許可状態）に設定される。今、ＴＳ−ＲＥＧＪ６１がイ
ネーブル状態に設定され、したがってＴＳ−ＲＥＧ１６
２がディスエーブル状態（出力へイ豐インピーダンス状
態）に設定されているものとする。この場合、Ａ／Ｄ変
換器Ｊ３からの変換データ（ディジタルデータ）は、Ｔ
Ｓ−ＲＥＧ１６□を経由してＲＡＭＪ７゜に供給される
。制御部１５は、ＴＳ−ＲＥＧ１６゜をイネーブル状態
に設定している場合、ＲＡＭ１７１を侮き込みモードに
設定している。この場合、制御部１５は、ＴＳ−ＲＥＧ
ｌＢ、経内でＲＡＭＪ７、に供給されるＡ ／ Ｄ菱換
器１３からのデータを１走査線分（上記サンプリング周
期と同じ）８０ｎｓの周期で順にＲＡＭＪ７．に瞥き込
む。なお、この例では、ＲＡＭ Ｊ ７． （ＲＡＭ１
７ｔ）に幡き込まれる１走査線分のデータ数は、６４０
でなく、２ｎ（ｎは整数）の形で表現可能で且つ６４０
に最も近い数、即ち５１２（２９）である。
て、例えばｌ水平期間毎に交互にイネーブル状態（出力
許可状態）に設定される。今、ＴＳ−ＲＥＧＪ６１がイ
ネーブル状態に設定され、したがってＴＳ−ＲＥＧ１６
２がディスエーブル状態（出力へイ豐インピーダンス状
態）に設定されているものとする。この場合、Ａ／Ｄ変
換器Ｊ３からの変換データ（ディジタルデータ）は、Ｔ
Ｓ−ＲＥＧ１６□を経由してＲＡＭＪ７゜に供給される
。制御部１５は、ＴＳ−ＲＥＧ１６゜をイネーブル状態
に設定している場合、ＲＡＭ１７１を侮き込みモードに
設定している。この場合、制御部１５は、ＴＳ−ＲＥＧ
ｌＢ、経内でＲＡＭＪ７、に供給されるＡ ／ Ｄ菱換
器１３からのデータを１走査線分（上記サンプリング周
期と同じ）８０ｎｓの周期で順にＲＡＭＪ７．に瞥き込
む。なお、この例では、ＲＡＭ Ｊ ７． （ＲＡＭ１
７ｔ）に幡き込まれる１走査線分のデータ数は、６４０
でなく、２ｎ（ｎは整数）の形で表現可能で且つ６４０
に最も近い数、即ち５１２（２９）である。
制御部１５は、１走査線分のデータをＲＡＭ１７、に掛
き込むと、次の１水平走査期間、ＴＳ−ＲＥＧｌＢ、を
ディスエーブル状態に、ＴＳ−ＲＥＧｌＢ、をイネーブ
ル状態にそれぞれ切替え設定する。同じく制御部１５は
、次の１水平走査期間、ＲＡＭＪ ７．を読み出しモー
ドに、ｕＡＭｌ、ｙ、２葺き込みモードにそれぞれ切替
え設定する。この結果、Ａ／Ｄ変換器１３からのデータ
は、前の１水平走査期間と異なり、ＴＳ−ＲＥＧ１６！
経由でＲＡＭ １７．に供給される。制御部１５は、Ａ
／Ｄ変換器１３からのデータを１走査組分（８０ｎａの
周期で）順にＲＡＭ１７、に書き込む。
き込むと、次の１水平走査期間、ＴＳ−ＲＥＧｌＢ、を
ディスエーブル状態に、ＴＳ−ＲＥＧｌＢ、をイネーブ
ル状態にそれぞれ切替え設定する。同じく制御部１５は
、次の１水平走査期間、ＲＡＭＪ ７．を読み出しモー
ドに、ｕＡＭｌ、ｙ、２葺き込みモードにそれぞれ切替
え設定する。この結果、Ａ／Ｄ変換器１３からのデータ
は、前の１水平走査期間と異なり、ＴＳ−ＲＥＧ１６！
経由でＲＡＭ １７．に供給される。制御部１５は、Ａ
／Ｄ変換器１３からのデータを１走査組分（８０ｎａの
周期で）順にＲＡＭ１７、に書き込む。
ＲＡ’ｈ／１１７．、Ｊ７□の入出力部にはＴＳ−ＲＥ
Ｇ（トライステートレジスタ）１Ｂ、、１Ｂ、が接続さ
れている。また、ＴＳ−ＲＥＧｌＢ、、１Ｂ。
Ｇ（トライステートレジスタ）１Ｂ、、１Ｂ、が接続さ
れている。また、ＴＳ−ＲＥＧｌＢ、、１Ｂ。
は、バスドライバ１９を介して画像メモリパス２０に接
続されている。制御部１５は、ＴＳ−ＲＫＧＪ６．をデ
ィスエーブル状態に、ＴＳ−ＲＥＧＪＩ５ｔをイネーブ
ル状態に切替える際、ＴＳ−ＲＥＧ １８． 、７ Ｂ
、についても状態切替えを行なう。この場合、ＴＳ−Ｒ
ＥＧｌＢ、はイネーブル状態に、ＴＳ−ＲＥＧｌＢ、は
ディスエーブル状態にそれぞれ切替えられる。制御部１
５は、ｎｈＭｚｖ、、に読み出しモードに設定している
期間、即ち１水平定食期間（ビデオ信号ＶＩＤＥＯを含
んでいる期間十ブランキング期間）ＲＡＭ１７２をリー
ドアクセスし、当該ｇＡＭＪ ７．に証き込まれている
ｌ走査２４７分のデータ（５１２画素分のデータ）を順
に読み出す。この例では、１水平走査期間が約６３μｓ
であり、読み出し対象となるデータ数が５１２であるこ
とから、１水平走査期間を一杯に利用して５１２データ
を順に読み出すものとすると、読み出し周期は６３（μ
ｇ）１５１２ユ１２．１（ｎａ）となる。そこで、この
実施例ではＲＡＭＪ ７．からのデータ説み出し周期を
１２０ｎｓとしている。これはＲＡＭ１７．についても
同じである。
続されている。制御部１５は、ＴＳ−ＲＫＧＪ６．をデ
ィスエーブル状態に、ＴＳ−ＲＥＧＪＩ５ｔをイネーブ
ル状態に切替える際、ＴＳ−ＲＥＧ １８． 、７ Ｂ
、についても状態切替えを行なう。この場合、ＴＳ−Ｒ
ＥＧｌＢ、はイネーブル状態に、ＴＳ−ＲＥＧｌＢ、は
ディスエーブル状態にそれぞれ切替えられる。制御部１
５は、ｎｈＭｚｖ、、に読み出しモードに設定している
期間、即ち１水平定食期間（ビデオ信号ＶＩＤＥＯを含
んでいる期間十ブランキング期間）ＲＡＭ１７２をリー
ドアクセスし、当該ｇＡＭＪ ７．に証き込まれている
ｌ走査２４７分のデータ（５１２画素分のデータ）を順
に読み出す。この例では、１水平走査期間が約６３μｓ
であり、読み出し対象となるデータ数が５１２であるこ
とから、１水平走査期間を一杯に利用して５１２データ
を順に読み出すものとすると、読み出し周期は６３（μ
ｇ）１５１２ユ１２．１（ｎａ）となる。そこで、この
実施例ではＲＡＭＪ ７．からのデータ説み出し周期を
１２０ｎｓとしている。これはＲＡＭ１７．についても
同じである。
ＲＡＭＪ７．から１２０ｎａ周期で読み出されるデータ
は、イネーブル状態にあるＴＳ−ＲＥＧｌＢ１を介して
バスドライバ１９に出力され、バスドライバ１９より画
像メモリパス２０に転送される。これは、ビデオ信号の
Ａ／Ｄｉ換データが１２０ｎａ周期で画像メモリパス２
０に転送されることを示すものでおる。即ち、この実施
例によれば、ビデオ信号のＡ／Ｄ変換データを画像メモ
リパスへ転送する際のデータ転送速度を、１画累データ
分当り、従来よりも４０ｎａ遅くすることができる。
は、イネーブル状態にあるＴＳ−ＲＥＧｌＢ１を介して
バスドライバ１９に出力され、バスドライバ１９より画
像メモリパス２０に転送される。これは、ビデオ信号の
Ａ／Ｄｉ換データが１２０ｎａ周期で画像メモリパス２
０に転送されることを示すものでおる。即ち、この実施
例によれば、ビデオ信号のＡ／Ｄ変換データを画像メモ
リパスへ転送する際のデータ転送速度を、１画累データ
分当り、従来よりも４０ｎａ遅くすることができる。
前述したように、ＲＡＭＪ７．が説み出しモードに設定
されているｌ水平走査期間、ＲＡＭ１７２は町き込みモ
ードに設定されている。そして、次の１水平走査期間に
画像メモリパス２０へ転送すべき、新たな１水平走査線
分のデータが、８０ｎｓの周期でＲＡＭ１７２に書き込
まれる。そして、次の１水平走査期間が開始されると、
ＲＡＭＪ７．は伽き込みモードに切替えられ、ＲＡＭＪ
７．は読み出しモードに切替えられる。また、ＴＳ−Ｒ
ＥＧ Ｊ ６８．７ Ｂ、はイネーブル状態に切替えら
れ、ＴＳ−ＲＥＧ １６． 、 Ｊ ８１はディスエー
ブル状態に切替えられる。この結果、前の１水平走査期
間にＲＡＭ１７２に貯えられたデータか１２０ｎａの周
期で画像メモリパス２０に転送される一方、現水平定丘
期ｌ１ｌｉ１（におけるビデオ信号ＶＩＤＥＯ’ｉ含む
期間）にＡ／Ｄ閲換されたデータが８０ｎ８の周期でＲ
ＡＭＪ７゜に書き込まれる。以下、上述の動作か繰返さ
れる。
されているｌ水平走査期間、ＲＡＭ１７２は町き込みモ
ードに設定されている。そして、次の１水平走査期間に
画像メモリパス２０へ転送すべき、新たな１水平走査線
分のデータが、８０ｎｓの周期でＲＡＭ１７２に書き込
まれる。そして、次の１水平走査期間が開始されると、
ＲＡＭＪ７．は伽き込みモードに切替えられ、ＲＡＭＪ
７．は読み出しモードに切替えられる。また、ＴＳ−Ｒ
ＥＧ Ｊ ６８．７ Ｂ、はイネーブル状態に切替えら
れ、ＴＳ−ＲＥＧ １６． 、 Ｊ ８１はディスエー
ブル状態に切替えられる。この結果、前の１水平走査期
間にＲＡＭ１７２に貯えられたデータか１２０ｎａの周
期で画像メモリパス２０に転送される一方、現水平定丘
期ｌ１ｌｉ１（におけるビデオ信号ＶＩＤＥＯ’ｉ含む
期間）にＡ／Ｄ閲換されたデータが８０ｎ８の周期でＲ
ＡＭＪ７゜に書き込まれる。以下、上述の動作か繰返さ
れる。
のモード切替えが１水平走査期間開始毎に行なわれるも
のとして説明したが、ブランキング期間開始毎にモード
切替えを行なうことも可能である。
のとして説明したが、ブランキング期間開始毎にモード
切替えを行なうことも可能である。
以上詳述したようにこの発明によれば、ビデオ信号のＡ
／Ｄ変換データを画像メモリパスへ転送する際の転送速
度を、Ａ／Ｄ変換におけるサンプリング速度より遅くす
ることが可能となり、画像メモリパスとの接続条件の緩
和が図れる。
／Ｄ変換データを画像メモリパスへ転送する際の転送速
度を、Ａ／Ｄ変換におけるサンプリング速度より遅くす
ることが可能となり、画像メモリパスとの接続条件の緩
和が図れる。
図面はこの発明の一実施例に係るビデオ入力装置の構成
を示すブロック図である。 １３・・・Ａ／Ｄ変換器、１５・・・制御部、１６１１
１６、．１８１．１Ｂ、・・・トライステートレジスタ
（ＴＳ−ＲＥＧ）、１７１． Ｊ ７．・・・ＲＡＭ（
バッファメモリ）、２０・・・ｒｌｌｉｌ像メモリパス
。
を示すブロック図である。 １３・・・Ａ／Ｄ変換器、１５・・・制御部、１６１１
１６、．１８１．１Ｂ、・・・トライステートレジスタ
（ＴＳ−ＲＥＧ）、１７１． Ｊ ７．・・・ＲＡＭ（
バッファメモリ）、２０・・・ｒｌｌｉｌ像メモリパス
。
Claims (1)
- ビデオ信号をＡ／Ｄ変換器によりディジタルデータに変
換し、当該ディジタルデータを画像メモリパスへ転送す
るビデオ入力装置において、上記Ａ／Ｄ変換器からのデ
ィジタルデータを１走査ライン分貯える第１および第２
バツフアメモリと、これら第１および第２バツフアメモ
リの瞥き込みモードを１走査ライン毎に交互に切替える
と共に、上記第１および第２バツフアメモリの一方が書
き込みモードの期間中に上記第ｌおよび第２バツフアメ
モリの他方から上記ｌ走査２４７分のディジタルデータ
を順次読み出して上記画像メモリパスへ転送する制御部
とを具備することを％徴とするビデオ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015495A JPS60160275A (ja) | 1984-01-31 | 1984-01-31 | ビデオ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015495A JPS60160275A (ja) | 1984-01-31 | 1984-01-31 | ビデオ入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160275A true JPS60160275A (ja) | 1985-08-21 |
Family
ID=11890389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015495A Pending JPS60160275A (ja) | 1984-01-31 | 1984-01-31 | ビデオ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160275A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255180A (ja) * | 1985-05-07 | 1986-11-12 | Alps Electric Co Ltd | ビデオプリンタのメモリ制御方法 |
| JPS62103771A (ja) * | 1985-10-30 | 1987-05-14 | Shinko Electric Co Ltd | ビデオデ−タ取り込み装置 |
| JPS6293258U (ja) * | 1985-12-02 | 1987-06-15 |
-
1984
- 1984-01-31 JP JP59015495A patent/JPS60160275A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255180A (ja) * | 1985-05-07 | 1986-11-12 | Alps Electric Co Ltd | ビデオプリンタのメモリ制御方法 |
| JPS62103771A (ja) * | 1985-10-30 | 1987-05-14 | Shinko Electric Co Ltd | ビデオデ−タ取り込み装置 |
| JPS6293258U (ja) * | 1985-12-02 | 1987-06-15 |
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