JP2790007B2 - 画像メモリアクセス制御方式 - Google Patents
画像メモリアクセス制御方式Info
- Publication number
- JP2790007B2 JP2790007B2 JP5187936A JP18793693A JP2790007B2 JP 2790007 B2 JP2790007 B2 JP 2790007B2 JP 5187936 A JP5187936 A JP 5187936A JP 18793693 A JP18793693 A JP 18793693A JP 2790007 B2 JP2790007 B2 JP 2790007B2
- Authority
- JP
- Japan
- Prior art keywords
- image memory
- data
- computer
- fifo
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Description
【０００１】
【産業上の利用分野】本発明は画像メモリのアクセス制
御方法に関するもので、特に画像メモリに対してビデオ
データの書き込みとコンピュータのリードライトアクセ
スとを同一システム内で行う場合の画像メモリへのアク
セス制御方法に関係する。
御方法に関するもので、特に画像メモリに対してビデオ
データの書き込みとコンピュータのリードライトアクセ
スとを同一システム内で行う場合の画像メモリへのアク
セス制御方法に関係する。
【０００２】
【従来の技術】近年、ビデオ映像をコンピュータに取り
込み、画像データを加工する画像データ処理システムが
実用化されている。
込み、画像データを加工する画像データ処理システムが
実用化されている。
【０００３】このようなシステムでは、ビデオ映像をデ
ジタイズしてメモリに書き込み、コンピュータ上のモニ
タに表示して画像情報を確認しながらコンピュータ内部
にデータを取り込み、加工するようになっている。従っ
て、高速なメモリアクセス、特にコンピュータが高速に
メモリをリードし、必要十分なデータ量を単位時間内に
コンピュータ内部に取り込むことが要求される。
ジタイズしてメモリに書き込み、コンピュータ上のモニ
タに表示して画像情報を確認しながらコンピュータ内部
にデータを取り込み、加工するようになっている。従っ
て、高速なメモリアクセス、特にコンピュータが高速に
メモリをリードし、必要十分なデータ量を単位時間内に
コンピュータ内部に取り込むことが要求される。
【０００４】この一例として、特開平０４−８８５３４
号公報記載のシステムは、コンピュータがリードを行う
アドレスの変化に注目し、アドレスの変化分を予測し
て、コンピュータがアクセスを行っていない時間を利用
して予めデータを先読みしてレジスタに格納しておき、
実際のリードアドレスが予想アドレスと一致していたら
レジスタのデータを転送し、一致していなければあらた
めてメモリに対してリードを行う方式も提案されてい
る。図１０にデータの処理状態を説明する模式図を示
す。図１０（ａ）はコンピュータのアクセス，図１０
（ｂ）は、メモリコントローラのアクセスを模式的に示
している。図１０（ａ），（ｂ）においてＴ０、Ｔ２、
Ｔ４、Ｔ６はコンピュータが画像メモリに対してデータ
のリードを行っていることを示す。Ｔ１、Ｔ３、Ｔ５、
Ｔ７は、先読み処理タイミングを示し、コンピュータの
リードタイミングＴ０、Ｔ２、Ｔ４、Ｔ６とは競合しな
い空き時間を利用して先読みされたデータがデータレジ
スタ１０１に格納されることをしめす。
号公報記載のシステムは、コンピュータがリードを行う
アドレスの変化に注目し、アドレスの変化分を予測し
て、コンピュータがアクセスを行っていない時間を利用
して予めデータを先読みしてレジスタに格納しておき、
実際のリードアドレスが予想アドレスと一致していたら
レジスタのデータを転送し、一致していなければあらた
めてメモリに対してリードを行う方式も提案されてい
る。図１０にデータの処理状態を説明する模式図を示
す。図１０（ａ）はコンピュータのアクセス，図１０
（ｂ）は、メモリコントローラのアクセスを模式的に示
している。図１０（ａ），（ｂ）においてＴ０、Ｔ２、
Ｔ４、Ｔ６はコンピュータが画像メモリに対してデータ
のリードを行っていることを示す。Ｔ１、Ｔ３、Ｔ５、
Ｔ７は、先読み処理タイミングを示し、コンピュータの
リードタイミングＴ０、Ｔ２、Ｔ４、Ｔ６とは競合しな
い空き時間を利用して先読みされたデータがデータレジ
スタ１０１に格納されることをしめす。
【０００５】
【発明が解決しようとする課題】しかしこのシステムで
は図１０に示されるように、コンピュータのリード処理
とメモリアクセスコントローラのメモリアクセスとを同
時に行えないためコンピュータに待ち時間が生じてい
た。また、この方式ではコンピュータのＣＰＵの処理速
度が遅い場合には比較的効率的なリードアクセスが行え
るが、近年コンピュータのＣＰＵの処理速度が向上して
いるため、ＣＰＵの処理速度が高速なコンピュータの場
合には、ＣＰＵに無駄な待ち時間が生じることとなる。
は図１０に示されるように、コンピュータのリード処理
とメモリアクセスコントローラのメモリアクセスとを同
時に行えないためコンピュータに待ち時間が生じてい
た。また、この方式ではコンピュータのＣＰＵの処理速
度が遅い場合には比較的効率的なリードアクセスが行え
るが、近年コンピュータのＣＰＵの処理速度が向上して
いるため、ＣＰＵの処理速度が高速なコンピュータの場
合には、ＣＰＵに無駄な待ち時間が生じることとなる。
【０００６】
【課題を解決するための手段】この発明に係わるメモリ
アクセス制御方式は、デジタイズしたビデオデータと画
像メモリ、およびコンピュータと画像メモリの緩衝のた
めのＦＩＦＯを設けて、画像メモリの高速ページモード
の連続使用を可能にし、ビデオデータの画像メモリへの
書き込みとコンピュータの画像メモリへのアクセスを高
速化する。また、ビデオデータの書き込みとコンピュー
タのリードアクセス、ライトアクセスをビデオの垂直同
期信号で切り替え、時分割してＦＩＦＯを共有化し、容
量が必要とされるバッファの規模を抑え、システム規模
を縮小化する。
アクセス制御方式は、デジタイズしたビデオデータと画
像メモリ、およびコンピュータと画像メモリの緩衝のた
めのＦＩＦＯを設けて、画像メモリの高速ページモード
の連続使用を可能にし、ビデオデータの画像メモリへの
書き込みとコンピュータの画像メモリへのアクセスを高
速化する。また、ビデオデータの書き込みとコンピュー
タのリードアクセス、ライトアクセスをビデオの垂直同
期信号で切り替え、時分割してＦＩＦＯを共有化し、容
量が必要とされるバッファの規模を抑え、システム規模
を縮小化する。
【０００７】さらに、コンピュータの画像メモリへのリ
ードアクセスをより高速化するために、ＣＰＵリードモ
ード信号とＦＩＦＯのデータ数、および画像メモリのア
クセス設定レジスタの内容によって画像データを予め先
読みし、ＦＩＦＯに格納しておき、コンピュータのリー
ドアクセス時にはＦＩＦＯに格納されているデータをリ
ードする。この際、ビデオ映像を外部画像メモリに取り
込み、そのデータをコンピュータ内部に取り込むシステ
ムにおいては、画像メモリ上の連続した矩形の画像イメ
ージを取り込むことになるので、メモリアクセス、およ
び先読みデータのリードアドレスは、Ｘ、Ｙ方向の初期
値と最終値を元に、カウンタでメモリアドレスを変化さ
せながらアクセスを行う。
ードアクセスをより高速化するために、ＣＰＵリードモ
ード信号とＦＩＦＯのデータ数、および画像メモリのア
クセス設定レジスタの内容によって画像データを予め先
読みし、ＦＩＦＯに格納しておき、コンピュータのリー
ドアクセス時にはＦＩＦＯに格納されているデータをリ
ードする。この際、ビデオ映像を外部画像メモリに取り
込み、そのデータをコンピュータ内部に取り込むシステ
ムにおいては、画像メモリ上の連続した矩形の画像イメ
ージを取り込むことになるので、メモリアクセス、およ
び先読みデータのリードアドレスは、Ｘ、Ｙ方向の初期
値と最終値を元に、カウンタでメモリアドレスを変化さ
せながらアクセスを行う。
【０００８】
【実施例】以下、本発明を一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
【０００９】図４は本発明を適用するシステムの一例の
構成を示している。６１はシステム全体を制御するコン
ピュータ、６２はＡ／Ｄ変換器、６３はＡ／Ｄ変換後の
ビデオデータのメモリへの書き込みとコンピュータ６１
の画像メモリへのアクセスを調停、制御する画像データ
制御装置、６４はデュアルポートの画像メモリ、６５は
画像メモリ６４の画像データにコンピュータ６１のモニ
タ信号たとえば、画像信号の名称等を重畳するスーパー
インポーズ装置、６６はＤ／Ａ変換器、６７はモニタで
ある。
構成を示している。６１はシステム全体を制御するコン
ピュータ、６２はＡ／Ｄ変換器、６３はＡ／Ｄ変換後の
ビデオデータのメモリへの書き込みとコンピュータ６１
の画像メモリへのアクセスを調停、制御する画像データ
制御装置、６４はデュアルポートの画像メモリ、６５は
画像メモリ６４の画像データにコンピュータ６１のモニ
タ信号たとえば、画像信号の名称等を重畳するスーパー
インポーズ装置、６６はＤ／Ａ変換器、６７はモニタで
ある。
【００１０】本発明は、画像データ制御装置６３の画像
メモリアクセス制御に関するもので、その構成を図１に
示す。１はビデオ信号をデジタイズしたデジタルビデオ
データ１２とＣＰＵライトデータ１３、および画像メモ
リ６４から読み込んだメモリリードデータ１１をセレク
トするデータセレクタ、２はＦＩＦＯ書き込み要求信号
２２を生成するＦＩＦＯ３への書き込み要求セレクタ、
３は画像メモリ６４へのアクセスの緩衝としてアクセス
の高速化を行うＦＩＦＯ、４はＦＩＦＯ３へのデータの
書き込みと読み出しの制御、およびメモリコントローラ
６へのメモリアクセスのリクエストを発行するＦＩＦＯ
コントローラ、５は画像メモリ６４へのアクセス位置を
格納するアドレスレジスタ、６は画像メモリ６４へのア
クセスを制御するメモリコントローラ、７はＹ方向とＸ
方向のアドレスのカウンタを独立に備え、画像メモリ６
４へのアドレスを生成するアドレスコントローラ、８は
コンピュータからのモード選択信号１６を元にしてビデ
オの垂直同期信号１７で切り替えるメモリアクセスモー
ド切り替え装置である。
メモリアクセス制御に関するもので、その構成を図１に
示す。１はビデオ信号をデジタイズしたデジタルビデオ
データ１２とＣＰＵライトデータ１３、および画像メモ
リ６４から読み込んだメモリリードデータ１１をセレク
トするデータセレクタ、２はＦＩＦＯ書き込み要求信号
２２を生成するＦＩＦＯ３への書き込み要求セレクタ、
３は画像メモリ６４へのアクセスの緩衝としてアクセス
の高速化を行うＦＩＦＯ、４はＦＩＦＯ３へのデータの
書き込みと読み出しの制御、およびメモリコントローラ
６へのメモリアクセスのリクエストを発行するＦＩＦＯ
コントローラ、５は画像メモリ６４へのアクセス位置を
格納するアドレスレジスタ、６は画像メモリ６４へのア
クセスを制御するメモリコントローラ、７はＹ方向とＸ
方向のアドレスのカウンタを独立に備え、画像メモリ６
４へのアドレスを生成するアドレスコントローラ、８は
コンピュータからのモード選択信号１６を元にしてビデ
オの垂直同期信号１７で切り替えるメモリアクセスモー
ド切り替え装置である。
【００１１】図２は図１のＦＩＦＯコントローラ４の詳
細を示すブロック図である。４１はＦＩＦＯ３への書き
込み位置を制御するライトカウンタ、４２はライトカウ
ンタ４１の値を元にしてＦＩＦＯ３へのＦＩＦＯ書き込
み制御信号２４を作成するＦＩＦＯライト制御装置、４
３はＦＩＦＯ３からの読みだし位置を制御するリードカ
ウンタ、４４はリードカウンタ４３の値を元にしてＦＩ
ＦＯ３の読みだし位置をセレクトするＦＩＦＯ読み出し
制御信号２５を作成するＦＩＦＯリード制御装置、４５
はＦＩＦＯ３に格納されているデータの数を管理するア
ップダウンカウンタ、４６は、アクセスモード切り替え
信号２０、リードライト切り替え信号２１、およびアッ
プダウンカウンタ４５の値によりメモリコントローラ６
に対してメモリライトアクセス要求信号２６、メモリリ
ードアクセス要求信号２７を制御するメモリアクセスリ
クエスト装置である。
細を示すブロック図である。４１はＦＩＦＯ３への書き
込み位置を制御するライトカウンタ、４２はライトカウ
ンタ４１の値を元にしてＦＩＦＯ３へのＦＩＦＯ書き込
み制御信号２４を作成するＦＩＦＯライト制御装置、４
３はＦＩＦＯ３からの読みだし位置を制御するリードカ
ウンタ、４４はリードカウンタ４３の値を元にしてＦＩ
ＦＯ３の読みだし位置をセレクトするＦＩＦＯ読み出し
制御信号２５を作成するＦＩＦＯリード制御装置、４５
はＦＩＦＯ３に格納されているデータの数を管理するア
ップダウンカウンタ、４６は、アクセスモード切り替え
信号２０、リードライト切り替え信号２１、およびアッ
プダウンカウンタ４５の値によりメモリコントローラ６
に対してメモリライトアクセス要求信号２６、メモリリ
ードアクセス要求信号２７を制御するメモリアクセスリ
クエスト装置である。
【００１２】図３は図１のアドレスコントローラ７の詳
細を示すブロック図である。５１は画像メモリ６４のＹ
方向のアドレスカウンタの制御を行うＹ方向カウンタ制
御装置、５２はＹ方向カウンタ制御装置５１とＸ方向カ
ウンタ制御装置５３のカウンタ値のロードを制御するカ
ウンタ値ロード制御装置、５３は画像メモリ６４のＸ方
向のアドレスカウンタの制御を行うＸ方向カウンタ制御
装置、５４はＹ方向のアドレスとＸ方向のアドレスのセ
レクトするセレクタである。
細を示すブロック図である。５１は画像メモリ６４のＹ
方向のアドレスカウンタの制御を行うＹ方向カウンタ制
御装置、５２はＹ方向カウンタ制御装置５１とＸ方向カ
ウンタ制御装置５３のカウンタ値のロードを制御するカ
ウンタ値ロード制御装置、５３は画像メモリ６４のＸ方
向のアドレスカウンタの制御を行うＸ方向カウンタ制御
装置、５４はＹ方向のアドレスとＸ方向のアドレスのセ
レクトするセレクタである。
【００１３】Ｙ方向とＸ方向のカウンタ初期値のロード
は、ビデオの垂直同期信号１７の切り替わり時に行わ
れ、さらにＸ方向のカウンタのロードについては、ビデ
オデータの書き込みモードの際には水平同期信号の切り
替わり時に、コンピュータのアクセスモードの際にはＸ
方向のカウンタの値が最終値に達した後に行われる。
は、ビデオの垂直同期信号１７の切り替わり時に行わ
れ、さらにＸ方向のカウンタのロードについては、ビデ
オデータの書き込みモードの際には水平同期信号の切り
替わり時に、コンピュータのアクセスモードの際にはＸ
方向のカウンタの値が最終値に達した後に行われる。
【００１４】Ｘ方向のカウンタのインクリメントはメモ
リコントローラ６のカウントアップ信号３０によって行
われ、Ｙ方向のカウンタのインクリメントは、ビデオデ
ータの書き込みモードの際には水平同期信号の切り替わ
り時に、コンピュータのアクセスモードの際にはＸ方向
のカウンタの値が最終値に達した後に行われる。
リコントローラ６のカウントアップ信号３０によって行
われ、Ｙ方向のカウンタのインクリメントは、ビデオデ
ータの書き込みモードの際には水平同期信号の切り替わ
り時に、コンピュータのアクセスモードの際にはＸ方向
のカウンタの値が最終値に達した後に行われる。
【００１５】次に動作について説明する。
【００１６】始めにビデオデータを画像メモリ６４へ書
き込む場合について説明する。コンピュータ６１は画像
メモリ６４へのアクセスモードをビデオデータ書き込み
モードに設定する。この設定値は、設定後最初のの垂直
同期信号のフィールド遷移時刻にメモリアクセスモード
切り替え装置８を構成するレジスタでサンプルされ、デ
ータセレクタ１、書き込み要求セレクタ２に通知され
る。
き込む場合について説明する。コンピュータ６１は画像
メモリ６４へのアクセスモードをビデオデータ書き込み
モードに設定する。この設定値は、設定後最初のの垂直
同期信号のフィールド遷移時刻にメモリアクセスモード
切り替え装置８を構成するレジスタでサンプルされ、デ
ータセレクタ１、書き込み要求セレクタ２に通知され
る。
【００１７】データセレクタ１とＦＩＦＯへの書き込み
要求セレクタ２は、それぞれデジタルビデオデータ１２
とビデオデータ書き込み要求信号１４をセレクトする状
態となる。Ａ／Ｄ変換器６２によってデジタイズしたデ
ジタルビデオデータ１２とビデオデータ書き込み要求信
号１４がアクティブとなり、ＦＩＦＯコントローラ４の
ライトカウンタ４１がインクリメントされＦＩＦＯライ
ト制御装置４２はライトカウンタ４１の値に従い、ＦＩ
ＦＯ書き込み制御信号２４をＦＩＦＯ３へ出力し、ＦＩ
ＦＯ３にＦＩＦＯ書き込みデータ２３を書き込む。
要求セレクタ２は、それぞれデジタルビデオデータ１２
とビデオデータ書き込み要求信号１４をセレクトする状
態となる。Ａ／Ｄ変換器６２によってデジタイズしたデ
ジタルビデオデータ１２とビデオデータ書き込み要求信
号１４がアクティブとなり、ＦＩＦＯコントローラ４の
ライトカウンタ４１がインクリメントされＦＩＦＯライ
ト制御装置４２はライトカウンタ４１の値に従い、ＦＩ
ＦＯ書き込み制御信号２４をＦＩＦＯ３へ出力し、ＦＩ
ＦＯ３にＦＩＦＯ書き込みデータ２３を書き込む。
【００１８】これと並行して、ＦＩＦＯコントローラ４
のアップダウンカウンタ４５もインクリメントされ、メ
モリアクセスリクエスト装置４６はメモリコントローラ
６に対してメモリライトアクセス要求信号２６を出力す
る。メモリコントローラ６は、アドレスコントローラ７
内部のＸ方向とＹ方向のアドレスカウンタの値をアドレ
スセレクト信号３１で制御して画像メモリ６４に対して
ライトアクセスを行い、１ライトアクセス終了信号２８
をＦＩＦＯコントローラ４に、Ｘ方向のカウンタをイン
クリメントするカウントアップ信号３０を出力する。１
ライトアクセス終了信号２８がアクティブになると、リ
ードカウンタ４３はインクリメントを行い、ＦＩＦＯリ
ード制御装置４４はＦＩＦＯ読み出し制御信号２５の値
を更新する。
のアップダウンカウンタ４５もインクリメントされ、メ
モリアクセスリクエスト装置４６はメモリコントローラ
６に対してメモリライトアクセス要求信号２６を出力す
る。メモリコントローラ６は、アドレスコントローラ７
内部のＸ方向とＹ方向のアドレスカウンタの値をアドレ
スセレクト信号３１で制御して画像メモリ６４に対して
ライトアクセスを行い、１ライトアクセス終了信号２８
をＦＩＦＯコントローラ４に、Ｘ方向のカウンタをイン
クリメントするカウントアップ信号３０を出力する。１
ライトアクセス終了信号２８がアクティブになると、リ
ードカウンタ４３はインクリメントを行い、ＦＩＦＯリ
ード制御装置４４はＦＩＦＯ読み出し制御信号２５の値
を更新する。
【００１９】また、アップダウンカウンタ４５は１ライ
トアクセス終了信号２８によってデクリメントを行いＦ
ＩＦＯ３に格納されているデータ数を更新する。ビデオ
データのＦＩＦＯ３への書き込みは、画像メモリ６４へ
のアクセスとは独立に順次行われる。
トアクセス終了信号２８によってデクリメントを行いＦ
ＩＦＯ３に格納されているデータ数を更新する。ビデオ
データのＦＩＦＯ３への書き込みは、画像メモリ６４へ
のアクセスとは独立に順次行われる。
【００２０】次に、コンピュータ６１の画像メモリ６４
への書き込みについて説明する。コンピュータ６１は画
像メモリ６４へのアクセス位置を示すアドレスデータ１
９をアドレスレジスタ５に設定し、画像メモリ６４への
アクセスモードをＣＰＵ書き込みモードに設定する。こ
のモード変更も、垂直同期信号のフィールド遷移時刻を
以て、メモリアクセスモード切り替え装置で有効とされ
る。この結果、データセレクタ１とＦＩＦＯへの書き込
み要求セレクタ２は、それぞれＣＰＵライトデータ１３
とＣＰＵライト要求１５をセレクトする状態となる。コ
ンピュータ６１がコンピュータバスを通して書き込みデ
ータを画像データ制御装置６３に転送する。
への書き込みについて説明する。コンピュータ６１は画
像メモリ６４へのアクセス位置を示すアドレスデータ１
９をアドレスレジスタ５に設定し、画像メモリ６４への
アクセスモードをＣＰＵ書き込みモードに設定する。こ
のモード変更も、垂直同期信号のフィールド遷移時刻を
以て、メモリアクセスモード切り替え装置で有効とされ
る。この結果、データセレクタ１とＦＩＦＯへの書き込
み要求セレクタ２は、それぞれＣＰＵライトデータ１３
とＣＰＵライト要求１５をセレクトする状態となる。コ
ンピュータ６１がコンピュータバスを通して書き込みデ
ータを画像データ制御装置６３に転送する。
【００２１】ＣＰＵライトデータ１３とＣＰＵライト要
求１５がアクティブとなり、ＦＩＦＯコントローラ４の
ライトカウンタ４１がインクリメントされＦＩＦＯライ
ト制御装置４２はライトカウンタ４１の値に従いＦＩＦ
Ｏ３へのＦＩＦＯ書き込み制御信号２４を出力し、ＦＩ
ＦＯ３にＦＩＦＯ書き込みデータ２３を書き込む。
求１５がアクティブとなり、ＦＩＦＯコントローラ４の
ライトカウンタ４１がインクリメントされＦＩＦＯライ
ト制御装置４２はライトカウンタ４１の値に従いＦＩＦ
Ｏ３へのＦＩＦＯ書き込み制御信号２４を出力し、ＦＩ
ＦＯ３にＦＩＦＯ書き込みデータ２３を書き込む。
【００２２】これと並行して、ＦＩＦＯコントローラ４
のアップダウンカウンタ４５もインクリメントされ、メ
モリアクセスリクエスト装置４６はメモリコントローラ
６に対してメモリライトアクセス要求信号２６を出力す
る。メモリコントローラ６はビデオデータの書き込みの
際と同様に画像メモリ６４に対してライトアクセスを行
い、１ライトアクセス終了信号２８をＦＩＦＯコントロ
ーラ４に出力する。リードカウンタ４３はインクリメン
トを行い、ＦＩＦＯリード制御装置４４はＦＩＦＯリー
ド制御信号２５の値を更新する。
のアップダウンカウンタ４５もインクリメントされ、メ
モリアクセスリクエスト装置４６はメモリコントローラ
６に対してメモリライトアクセス要求信号２６を出力す
る。メモリコントローラ６はビデオデータの書き込みの
際と同様に画像メモリ６４に対してライトアクセスを行
い、１ライトアクセス終了信号２８をＦＩＦＯコントロ
ーラ４に出力する。リードカウンタ４３はインクリメン
トを行い、ＦＩＦＯリード制御装置４４はＦＩＦＯリー
ド制御信号２５の値を更新する。
【００２３】また、アップダウンカウンタ４５はデクリ
メントを行いＦＩＦＯ３に格納されているデータ数を更
新する。ＣＰＵライトデータ１３のＦＩＦＯ３への書き
込みは、ＦＩＦＯ３の書き込み上限しきい値によりウェ
イト状態となるときがある。
メントを行いＦＩＦＯ３に格納されているデータ数を更
新する。ＣＰＵライトデータ１３のＦＩＦＯ３への書き
込みは、ＦＩＦＯ３の書き込み上限しきい値によりウェ
イト状態となるときがある。
【００２４】最後に、コンピュータ６１が画像メモリ６
４の値を読み出す場合について説明する。コンピュータ
６１が画像メモリ６４のデータを効率的に読み出すため
のフローチャートは図５に示す通りであり、コンピュー
タ６１は画像メモリ６４へのアクセス位置をアドレスレ
ジスタ５に設定し（ステップ７１）、画像メモリ６４へ
のアクセスモードをＣＰＵリードアクセスモードに設定
する（ステップ７２）。このとき、メモリアクセスモー
ド切り替え装置８は、垂直同期信号のフィールド遷移時
に、リードライト切り替え信号２１をリードモードに切
り替える。
４の値を読み出す場合について説明する。コンピュータ
６１が画像メモリ６４のデータを効率的に読み出すため
のフローチャートは図５に示す通りであり、コンピュー
タ６１は画像メモリ６４へのアクセス位置をアドレスレ
ジスタ５に設定し（ステップ７１）、画像メモリ６４へ
のアクセスモードをＣＰＵリードアクセスモードに設定
する（ステップ７２）。このとき、メモリアクセスモー
ド切り替え装置８は、垂直同期信号のフィールド遷移時
に、リードライト切り替え信号２１をリードモードに切
り替える。
【００２５】次に実際にリードアクセスを行うのである
が、コンピュータリードアクセスモードに設定してから
最初のリードアクセスを行うまでに、画像データ制御装
置６３は以下の処理を行う。
が、コンピュータリードアクセスモードに設定してから
最初のリードアクセスを行うまでに、画像データ制御装
置６３は以下の処理を行う。
【００２６】データセレクタ１とＦＩＦＯへの書き込み
要求セレクタ２は、それぞれメモリリードデータ１１と
１リードアクセス終了信号２９をセレクトする状態とな
る。ＦＩＦＯコントローラ４はコンピュータ６１からの
リードアクセスの有無に関係なく、メモリコントローラ
６に対してメモリリードアクセス要求信号２７を出力す
る。
要求セレクタ２は、それぞれメモリリードデータ１１と
１リードアクセス終了信号２９をセレクトする状態とな
る。ＦＩＦＯコントローラ４はコンピュータ６１からの
リードアクセスの有無に関係なく、メモリコントローラ
６に対してメモリリードアクセス要求信号２７を出力す
る。
【００２７】メモリコントローラ６は画像メモリ６４に
対してリードアクセスを行い、画像メモリ６４から出力
されるデータをラッチし、１リードアクセス要求信号２
９をＦＩＦＯへの書き込み要求セレクタ２に出力し、同
時にメモリリードデータ１１もアクティブとなる。ＦＩ
ＦＯコントローラ４のライトカウンタ４１がインクリメ
ントされＦＩＦＯライト制御装置４２はライトカウンタ
４１の値に従いＦＩＦＯ書き込み制御信号２４を出力
し、ＦＩＦＯ３にＦＩＦＯ書き込みデータ２３を書き込
む。
対してリードアクセスを行い、画像メモリ６４から出力
されるデータをラッチし、１リードアクセス要求信号２
９をＦＩＦＯへの書き込み要求セレクタ２に出力し、同
時にメモリリードデータ１１もアクティブとなる。ＦＩ
ＦＯコントローラ４のライトカウンタ４１がインクリメ
ントされＦＩＦＯライト制御装置４２はライトカウンタ
４１の値に従いＦＩＦＯ書き込み制御信号２４を出力
し、ＦＩＦＯ３にＦＩＦＯ書き込みデータ２３を書き込
む。
【００２８】これと並行して、ＦＩＦＯコントローラ４
のアップダウンカウンタ４５もインクリメントされ、ア
ップダウンカウンタ４５の値がＦＩＦＯ３のデータ数上
限値を越えない限り、メモリアクセスリクエスト装置４
６はメモリコントローラ６に対してメモリリードアクセ
ス要求信号２７を出力する。メモリコントローラ６はメ
モリリードアクセス要求信号２７がアクティブな限り、
画像メモリ６４に対してリードアクセスを行う。
のアップダウンカウンタ４５もインクリメントされ、ア
ップダウンカウンタ４５の値がＦＩＦＯ３のデータ数上
限値を越えない限り、メモリアクセスリクエスト装置４
６はメモリコントローラ６に対してメモリリードアクセ
ス要求信号２７を出力する。メモリコントローラ６はメ
モリリードアクセス要求信号２７がアクティブな限り、
画像メモリ６４に対してリードアクセスを行う。
【００２９】コンピュータ６１がコンピュータバスを通
して画像データ制御装置６３に画像メモリ６４のリード
アクセスを行う７３とＣＰＵリード信号１８がアクティ
ブとなりリードカウンタ４３がインクリメントされ、Ｆ
ＩＦＯリード制御装置４４はＦＩＦＯ読み出し制御信号
２５の値が示す位置のＦＩＦＯの値をコンピュータ６１
はリードする。同時にアップダウンカウンタ４５の値が
デクリメントされる。ＦＩＦＯコントローラ４からメモ
リコントローラ６へのメモリリードアクセス要求信号２
７は、ＦＩＦＯ３のデータ数の上限しきい値によりイン
アクティブとなるときがある。
して画像データ制御装置６３に画像メモリ６４のリード
アクセスを行う７３とＣＰＵリード信号１８がアクティ
ブとなりリードカウンタ４３がインクリメントされ、Ｆ
ＩＦＯリード制御装置４４はＦＩＦＯ読み出し制御信号
２５の値が示す位置のＦＩＦＯの値をコンピュータ６１
はリードする。同時にアップダウンカウンタ４５の値が
デクリメントされる。ＦＩＦＯコントローラ４からメモ
リコントローラ６へのメモリリードアクセス要求信号２
７は、ＦＩＦＯ３のデータ数の上限しきい値によりイン
アクティブとなるときがある。
【００３０】ＣＰＵリード時の動作の一例の模式図を図
９に示す。図９において（ａ）はＣＰＵリードモード，
（ｂ）はメモリーリードリクエスト，（ｃ）はメモリア
クセス，（ｄ）はＦＩＦＯへの書き込み要求，（ｅ）は
ＦＩＦＯ内のデータ数，（ｆ）はＣＰＵリード，（ｇ）
はコンピュータバス上のデータを示す。この図に示すよ
うに、コンピュータ６１からのリードアクセスが行われ
る前にＦＩＦＯ３には既に目的のデータが格納されてい
る。また、ＦＩＦＯ３のデータ数が上限のしきい値を越
えない限り、メモリコントローラ６は画像メモリ６４に
対し、ＦＩＦＯ３、信号線３４を介して、高速ページモ
ードでリードを続けるので、コンピュータは高速にリー
ド処理を行うことが可能である。
９に示す。図９において（ａ）はＣＰＵリードモード，
（ｂ）はメモリーリードリクエスト，（ｃ）はメモリア
クセス，（ｄ）はＦＩＦＯへの書き込み要求，（ｅ）は
ＦＩＦＯ内のデータ数，（ｆ）はＣＰＵリード，（ｇ）
はコンピュータバス上のデータを示す。この図に示すよ
うに、コンピュータ６１からのリードアクセスが行われ
る前にＦＩＦＯ３には既に目的のデータが格納されてい
る。また、ＦＩＦＯ３のデータ数が上限のしきい値を越
えない限り、メモリコントローラ６は画像メモリ６４に
対し、ＦＩＦＯ３、信号線３４を介して、高速ページモ
ードでリードを続けるので、コンピュータは高速にリー
ド処理を行うことが可能である。
【００３１】ＦＩＦＯコントローラ４からメモリコント
ローラ６へのメモリアクセス要求信号（メモリライトア
クセス要求信号２６、およびメモリリードアクセス要求
信号２７）は、画像メモリ６４へのアクセスモードによ
って異なり、図６のようになる。ビデオデータの書き込
みの場合には、ＦＩＦＯ３に格納されているデータ数が
０個でない場合、コンピュータ６１のライトアクセスの
場合にもＦＩＦＯ３に格納されているデータ数が０個で
ない場合、コンピュータのリードアクセスの場合には、
ＦＩＦＯ３に格納されているデータの数が上限のしきい
値を越えていない場合である。ＦＩＦＯ３に格納されて
いるデータの数はアップダウンカウンタ４５で管理して
いる。
ローラ６へのメモリアクセス要求信号（メモリライトア
クセス要求信号２６、およびメモリリードアクセス要求
信号２７）は、画像メモリ６４へのアクセスモードによ
って異なり、図６のようになる。ビデオデータの書き込
みの場合には、ＦＩＦＯ３に格納されているデータ数が
０個でない場合、コンピュータ６１のライトアクセスの
場合にもＦＩＦＯ３に格納されているデータ数が０個で
ない場合、コンピュータのリードアクセスの場合には、
ＦＩＦＯ３に格納されているデータの数が上限のしきい
値を越えていない場合である。ＦＩＦＯ３に格納されて
いるデータの数はアップダウンカウンタ４５で管理して
いる。
【００３２】ビデオ書き込みモード、コンピュータライ
トアクセスモード、およびコンピュータリードアクセス
モードの切り替えは、コンピュータからのモード選択信
号１６を元に、ビデオの垂直同期信号１７をトリガにし
て切り替える。図７はフィールド単位でアクセスモード
を切り替えた例であり、図８はフレーム単位でアクセス
モードを切り替えた例である。１垂直同期信号期間内に
２つ以上のモードが混在することはないので、ＦＩＦＯ
３を時分割して使用することが可能である。
トアクセスモード、およびコンピュータリードアクセス
モードの切り替えは、コンピュータからのモード選択信
号１６を元に、ビデオの垂直同期信号１７をトリガにし
て切り替える。図７はフィールド単位でアクセスモード
を切り替えた例であり、図８はフレーム単位でアクセス
モードを切り替えた例である。１垂直同期信号期間内に
２つ以上のモードが混在することはないので、ＦＩＦＯ
３を時分割して使用することが可能である。
【００３３】
【発明の効果】以上のように、本発明によればコンピュ
ータが画像メモリのデータをリードする場合には、デー
タを先読みすることにより高速ページモードを連続して
使用できること、またコンピュータが最初のアクセスす
る前からＦＩＦＯに目的のデータが格納されているこ
と、ＦＩＦＯのデータ数が上限のしきい値になるまで高
速ページモードの連続使用が可能なこと、およびコンピ
ュータは画像メモリに対してアクセスするのではなくＦ
ＩＦＯに対してアクセスするだけでよいことにより高速
なリード処理が可能である。また、ビデオデータの書き
込みとコンピュータのリードアクセス、ライトアクセス
で時分割してＦＩＦＯを共有化するので、容量が必要と
されるバッファの規模を抑え、システム規模を縮小化す
る事が可能である。
ータが画像メモリのデータをリードする場合には、デー
タを先読みすることにより高速ページモードを連続して
使用できること、またコンピュータが最初のアクセスす
る前からＦＩＦＯに目的のデータが格納されているこ
と、ＦＩＦＯのデータ数が上限のしきい値になるまで高
速ページモードの連続使用が可能なこと、およびコンピ
ュータは画像メモリに対してアクセスするのではなくＦ
ＩＦＯに対してアクセスするだけでよいことにより高速
なリード処理が可能である。また、ビデオデータの書き
込みとコンピュータのリードアクセス、ライトアクセス
で時分割してＦＩＦＯを共有化するので、容量が必要と
されるバッファの規模を抑え、システム規模を縮小化す
る事が可能である。
【図１】本発明による画像メモリアクセス制御方式のブ
ロック図である。
ロック図である。
【図２】図１のＦＩＦＯコントローラの詳細ブロック図
である。
である。
【図３】図１のアドレスコントローラの詳細ブロック図
である
である
【図４】本発明を適用したシステムの一例である。
【図５】コンピュータがリードアクセスを行う際のコン
ピュータの動作のフローチャートである。
ピュータの動作のフローチャートである。
【図６】ＦＩＦＯコントローラのメモリアクセス要求信
号の動作条件である。
号の動作条件である。
【図７】メモリアクセスモード切り替えの１例である。
【図８】メモリアクセスモード切り替えの１例である。
【図９】本発明のＣＰＵリードの模式図である。
【図１０】従来例２のＣＰＵリードの模式図である。
１ データセレクタ ２ ＦＩＦＯへの書き込み要求セレクタ ３ ＦＩＦＯ ４ ＦＩＦＯコントローラ ５ アドレスレジスタ ６ メモリコントローラ ７ アドレスコントローラ ８ メモリアクセスモード切り替え装置 １１ メモリリードデータ １２ デジタルビデオデータ １３ ＣＰＵライトデータ １４ ビデオデータ書き込み要求 １５ ＣＰＵライト要求 １６ モード選択信号 １７ 垂直同期信号 １８ ＣＰＵリード １９ アドレスデータ ２０ アクセスモード切り替え信号 ２１ リードライト切り替え信号 ２２ ＦＩＦＯ書き込み要求信号 ２３ ＦＩＦＯ書き込みデータ ２４ ＦＩＦＯ書き込み制御信号 ２５ ＦＩＦＯ読み出し制御信号 ２６ メモリライトアクセス要求信号 ２７ メモリリードアクセス要求信号 ２８ １ライトアクセス終了信号 ２９ １リードアクセス終了信号 ３０ カウントアップ ３１ メモリ制御信号 ３２ メモリアドレス ３３ メモリへの画像データ ３４ コンピュータへの画像データ ３５ 水平同期信号 ４１ ライトカウンタ ４２ ＦＩＦＯライト制御 ４３ リードカウンタ ４４ ＦＩＦＯリード制御 ４５ アップダウンカウンタ ４６ メモリアクセスリクエスト装置 ５１ Ｙ方向カウンタ制御 ５２ カウンタ値ロード制御 ５３ Ｘ方向カウンタ制御 ５４ セレクタ ６１ コンピュータ ６２ Ａ／Ｄ変換器 ６３ 画像データ制御装置 ６４ 画像メモリ ６５ スーパーインポーズ装置 ６６ Ｄ／Ａ変換器 ６７ モニタ ８１ 画像処理プロセッサ ８２ 画像メモリ制御装置 ８３ 画像メモリ ８４ 画像メモリ ８５ システムバス ８６ 画像源 ８７ 表示装置 １０１ データレジスタ １０２ アドレス信号 １０３ データ信号 １０４ アドレス信号 １０５ データ信号
Claims (1)
- 【請求項１】 デジタル化したビデオ信号の画像メモリ
への書き込みと、コンピュータからの画像メモリへのア
クセスを同一システム内で行う画像メモリ制御装置にお
いて、 画像メモリに対する３つのアクセスモード、ビデオデー
タの書き込み、コンピュータデータの書き込み、コンピ
ュータへの読み出しを、ビデオ信号の垂直同期信号によ
って切り替える画像メモリアクセスモード切り替え器
と、 デジタル化したビデオ信号とコンピュータから画像メモ
リへ書き込むデータと、前記画像メモリから読み出した
データを選択するセレクタと、 前記画像メモリへのアクセスモードの切り替え器による
モードに従い、デジタル化したビデオデータと、コンピ
ュータの書き込みデータと、前記画像メモリから読み出
したデータを時分割して格納する、先に入力したデータ
を先に出力する多段のＦＩＦＯと、 ビデオデータを前記ＦＩＦＯに書き込む為の要求信号と
コンピュータからのデータを前記ＦＩＦＯに書き込む為
の要求信号と画像メモリから読み出したデータを前記Ｆ
ＩＦＯに書き込むための要求信号を選択するセレクタ
と、 コンピュータが前記画像メモリにアクセスするためのＸ
方向とＹ方向のアドレスを各々独立に設定するためのレ
ジスタと、その前記レジスタの値を元にしてＸ方向とＹ
方向のアドレスを独立にインクリメントするカウンタを
備えたアドレス制御装置と、 前記画像メモリに対するアクセス制御を行うメモリ制御
装置と、 前記画像メモリアクセスモード切り替え器の信号を元に
して前記メモリ制御装置に対してアクセス要求を行い、
また、前記ＦＩＦＯへの書き込み、および読み出しを制
御するＦＩＦＯ制御装置とから構成され、 コンピュータが画像メモリのデータを読み出す際には、
コンピュータの命令に従い、前記画像メモリへのアクセ
スモード制御装置がビデオの垂直同期信号で画像メモリ
のアクセスモードを切り替え、アクセスモードが読み込
みモードになる と、コンピュータの読み込みアクセスの
有無に係わらず、ＦＩＦＯ制御装置がメモリ制御装置に
読み出し要求を出力し、前記メモリ制御装置は予め設定
されているアドレスレジスタにより設定されているアド
レス制御装置のカウンタを更新しながら前記画像メモリ
からデータを読み出し、前記ＦＩＦＯ制御装置が前記Ｆ
ＩＦＯに格納し、コンピュータは前記ＦＩＦＯのデータ
を引き取る構成としていることを 特徴とする画像メモリ
アクセス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187936A JP2790007B2 (ja) | 1993-07-29 | 1993-07-29 | 画像メモリアクセス制御方式 |
| US08/281,684 US5530458A (en) | 1993-07-29 | 1994-07-28 | Image memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187936A JP2790007B2 (ja) | 1993-07-29 | 1993-07-29 | 画像メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744697A JPH0744697A (ja) | 1995-02-14 |
| JP2790007B2 true JP2790007B2 (ja) | 1998-08-27 |
Family
ID=16214777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187936A Expired - Fee Related JP2790007B2 (ja) | 1993-07-29 | 1993-07-29 | 画像メモリアクセス制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530458A (ja) |
| JP (1) | JP2790007B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0139887B1 (ko) * | 1994-02-17 | 1999-02-18 | 김광호 | 영상메모리의 데이타 혼선방지회로 |
| US5801596A (en) * | 1994-07-27 | 1998-09-01 | Citizen Watch Co., Ltd. | Temperature compensation type quartz oscillator |
| TW399189B (en) * | 1994-10-13 | 2000-07-21 | Yamaha Corp | Control device for the image display |
| JP3509981B2 (ja) * | 1995-03-17 | 2004-03-22 | 富士通株式会社 | 画像表示制御方法およびその装置 |
| US5821910A (en) * | 1995-05-26 | 1998-10-13 | National Semiconductor Corporation | Clock generation circuit for a display controller having a fine tuneable frame rate |
| US5900886A (en) * | 1995-05-26 | 1999-05-04 | National Semiconductor Corporation | Display controller capable of accessing an external memory for gray scale modulation data |
| US5657055A (en) * | 1995-06-07 | 1997-08-12 | Cirrus Logic, Inc. | Method and apparatus for reading ahead display data into a display FIFO of a graphics controller |
| US5767862A (en) * | 1996-03-15 | 1998-06-16 | Rendition, Inc. | Method and apparatus for self-throttling video FIFO |
| US6715009B1 (en) * | 1999-12-21 | 2004-03-30 | Intel Corporation | Method and apparatus for coordinating cooperating resources and its application |
| US20060022985A1 (en) * | 2004-07-30 | 2006-02-02 | Texas Instruments Incorporated | Preemptive rendering arbitration between processor hosts and display controllers |
| JP2008096906A (ja) * | 2006-10-16 | 2008-04-24 | Matsushita Electric Ind Co Ltd | オーディオ信号復号装置およびリソースアクセス制御方法 |
| US9412222B2 (en) | 2013-09-20 | 2016-08-09 | Igt | Coordinated gaming machine attract via gaming machine cameras |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642794A (en) * | 1983-09-27 | 1987-02-10 | Motorola Computer Systems, Inc. | Video update FIFO buffer |
| US5088053A (en) * | 1987-11-16 | 1992-02-11 | Intel Corporation | Memory controller as for a video signal processor |
| GB2232797B (en) * | 1989-06-16 | 1993-12-08 | Samsung Semiconductor Inc | RAM based serial memory with pipelined look-ahead reading |
| JPH0488634A (ja) * | 1990-08-01 | 1992-03-23 | Casio Comput Co Ltd | 薄膜配線の形成方法 |
-
1993
- 1993-07-29 JP JP5187936A patent/JP2790007B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-28 US US08/281,684 patent/US5530458A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744697A (ja) | 1995-02-14 |
| US5530458A (en) | 1996-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08328941A (ja) | メモリアクセス制御回路 | |
| JP2790007B2 (ja) | 画像メモリアクセス制御方式 | |
| JP2008506295A (ja) | 一連のイメージ・フレームを表示する方法及びシステム | |
| US6782433B2 (en) | Data transfer apparatus | |
| JP3683657B2 (ja) | グラフィックス表示装置およびグラフィックスプロセッサ | |
| JP4137903B2 (ja) | グラフィックス表示装置およびグラフィックスプロセッサ | |
| JPH10326342A (ja) | メモリ制御回路 | |
| JP2861053B2 (ja) | 画像処理装置 | |
| JPH1153528A (ja) | デジタル画像処理装置及び方法 | |
| JP2565589B2 (ja) | フレームバッファアクセス制御方法と画像制御装置および画像制御システム | |
| JP3454113B2 (ja) | グラフィックス表示装置 | |
| JP3204297B2 (ja) | Ｄｍａ転送制御装置 | |
| JP3643020B2 (ja) | データ転送方法およびその装置ならびにその装置を用いたデータ処理装置 | |
| JPH06103026A (ja) | メモリシステム | |
| JPS6252591A (ja) | 画面メモリのアクセス制御方式 | |
| JPS59223880A (ja) | 画像処理方法および装置 | |
| JP2000172553A (ja) | データ処理装置 | |
| JPH1049436A (ja) | 主記憶制御回路 | |
| JPH0683695A (ja) | 画像処理回路 | |
| JPH0553547A (ja) | 表示制御装置 | |
| JP2000250510A (ja) | 表示制御装置 | |
| JP2001243170A (ja) | データ転送装置 | |
| JP2001175581A (ja) | データ入力装置 | |
| JPH01296294A (ja) | 表示装置の制御回路 | |
| JP2000081868A (ja) | 画像処理装置、画像処理方法、及びコンピュ―タで読取り可能な記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980512 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080612 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110612 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110612 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |